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公开(公告)号：CN115935574A
公开(公告)日：2023-04-07
申请号：CN202110928766.6
申请日：2021-08-13
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
Abstract: 本申请涉及一种半导体制程参数的优化方法及优化装置，包括：获取制程参数及品质参数；基于所述制程参数及所述品质参数建立综合模型；基于所述综合模型得到半导体制程参数的最优值。本申请提供的半导体制程参数的优化方法及优化装置通过基于制程参数和品质参数而建立的综合模型，得到半导体制程参数的最优值，使得半导体制程参数得到优化，从而提升半导体制造过程中的关键尺寸质量，从而减少晶圆在生产过程的损失，提升晶圆生产良率。
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公开(公告)号：CN115865091A
公开(公告)日：2023-03-28
申请号：CN202211562524.0
申请日：2022-12-07
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H03M1/12 , H03K17/687
Abstract: 本申请公开了一种栅压自举开关电路，包括：采样模块，用于基于第一时钟信号、第二时钟信号以及电源电压，控制第一节点的电压，基于所述第一节点的电压，对输入端接入的输入信号进行电压采样；采样开关模块，用于基于所述第一节点的电压以及所述第二时钟信号，控制所述输入端与输出端的导通状态；所述采样开关模块包括采样开关管；其中，所述采样开关管关断时，所述采样开关模块关断，所述输入端与所述输出端断路，所述采样开关管的衬底与接地端通路；所述采样开关管导通时，所述采样开关模块导通，所述输入端与所述输出端通路，所述采样开关管的衬底与接地端断路。本申请技术方案解决了采样开关管的衬偏效应导致的信号失真问题，提高了开关精度。
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公开(公告)号：CN115798542A
公开(公告)日：2023-03-14
申请号：CN202211537611.0
申请日：2022-12-02
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G11C11/412 , G11C11/417
Abstract: 本申请公开了一种静态随机存取存储器及其存储单元，该存储单元包括：第一开关管、第二开关管、第三开关管、第四开关管、第五开关管、第六开关管、第七开关管和第八开关管；第七开关管的第一端为第一信号输入端；第七开关管的第二端连接第三开关管的第二端；第八开关管的第一端为第二信号输入端；第八开关管的第二端连接第四开关的第二端；若存储单元处于读写状态，第三开关管、第四开关管、第七开关管和第八开关管处于打开状态；若存储单元处于保持状态，第三开关管、第四开关管、第七开关管和第八开关管处于关断状态。实现了输入数据的多点存储，在一定程度上防止存储单元受到粒子轰击或者外界影响时丢失数据，提高存储单元存储数据的正确性。
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公开(公告)号：CN115718711A
公开(公告)日：2023-02-28
申请号：CN202211520529.7
申请日：2022-11-30
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G06F13/30
Abstract: 本申请提供了一种DMA数据传输的系统和方法，该系统包括：仲裁器、数据通道模块、寄存器和控制列表模块；仲裁器接收外部设备发送的数据传输请求，构建两级或多级缓存区，将数据传输请求存储到缓存区中；仲裁器从缓存区中获取数据传输请求，为数据传输请求分配对应的数据通道；寄存器接收外部设备发送的配置信息，将配置信息发送给控制列表模块；控制列表模块根据配置信息，生成控制信号，将控制信号发送给数据通道模块；数据通道模块根据控制信号获取DMA数据，将DMA数据通过数据通道进行传输。本申请中，仲裁器在仲裁请求之前，构建缓存区，用于存放接收的数据传输请求，减少数据通道一次传输后的等待时间，提高了DMA数据的传输速率。
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公开(公告)号：CN115377006B
公开(公告)日：2023-02-28
申请号：CN202211290485.3
申请日：2022-10-21
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/8238
Abstract: 本申请公开了一种三维堆叠半导体器件的制作方法，可应用于半导体器件制造技术领域，该方法中，先提供在衬底层上外延第一叠层材料层和第二叠层材料层的衬底结构；然后蚀刻出有源区结构，并在有源区结构上依次进行淀积、选择性蚀刻和氧化，实现氧化物在水平方向上闭合；接下来去除第一假栅结构，并为去除第一假栅结构的有源区结构构建浅槽隔离；再进行选择性蚀刻，去除部分源区，并淀积第二假栅结构，通过填充形成栅结构；最后根据有源区结构，对源端和漏端进行开孔淀积，形成金属‑半导体化合物；并向源端和漏端开孔内填充接触孔金属，形成金属互连线。由此，通过外延叠层、选择性蚀刻及氧化的方式，减小了半导体器件的互连电阻以及RC延迟。
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Patent Agency Ranking
公开(公告)号：CN115497931B
公开(公告)日：2023-02-17
申请号：CN202211439069.5
申请日：2022-11-17
Applicant: 广东省大湾区集成电路与系统应用研究院
Abstract: 本发明涉及半导体封装技术领域，尤其涉及一种基于TMV和Fanout的集成功率模块及其制备方法，包括上下集成的驱动电路和DCB功率电路；所述DCB功率电路包括陶瓷基覆铜板、键合于陶瓷基覆铜板最上层的半导体功率器件和无源器件、从DCB功率塑封体的顶部延伸至陶瓷基覆铜板最上层和半导体功率器件顶部的金属孔以及设置在DCB功率塑封体顶部的金属化层；陶瓷基覆铜板的最上层和最下层的四周边缘上均刻蚀有爬电凹槽，以使陶瓷基覆铜板最上层与最下层之间满足预设的爬电距离。本发明通过扇出封装技术和三维垂直集成协同设计驱动电路和功率电路，降低了集成功率模块中的寄生参数，缩小了集成功率模块的体积。
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公开(公告)号：CN113192970B
公开(公告)日：2023-01-31
申请号：CN202110287639.2
申请日：2021-03-17
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L27/12 , H01L23/48 , H01L21/762 , H01L29/786
Abstract: 本发明涉及一种多层绝缘体上硅衬底及其制备方法、应用。一种多层绝缘体上硅衬底，包括由下至上依次堆叠的背衬硅层、第一绝缘层、第一硅层；第一硅层上交替垂直堆叠n层第二绝缘层和n层第二硅层，并且靠近第一硅层的是所述第二绝缘层；其中，n为1以上的正整数；所述第二绝缘层设有使底部相邻层裸露的凹槽，所述第二硅层充满所述凹槽并且覆盖所述第二绝缘层的上表面。本发明可用于形成3D垂直堆叠全耗尽晶体管结构，有利于减小器件的短沟道效应(decrease short channel effect)，同时多层沟道结构有利于提升器件的开态电流(Improve Ion)，在小尺寸半导体器件的制备中有望得到应用。
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公开(公告)号：CN115422871A
公开(公告)日：2022-12-02
申请号：CN202211290513.1
申请日：2022-10-21
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G06F30/367
Abstract: 本申请公开了一种接触电阻率的提取方法，所述方法包括：基于矩形传输线模型拟合的关于第一电阻与两个接触孔间半导体长度之间的关系的第一曲线，获取半导体方阻的值；基于阶梯传输线模型拟合的关于第二电阻与阶梯区域长度之间的关系的第二曲线，计算金属方阻的值、接触电阻的值以及传输长度的值；阶梯传输线模型以阶梯区域电阻长度与半导体电阻长度之和不变的方式获得；根据半导体方阻的值、金属方阻的值、接触电阻的值以及传输长度的值，提取接触电阻率。阶梯传输线模型以改变阶梯区域电阻长度与半导体电阻长度的方式得到，降低LTLM结构对工艺窗口的要求。
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公开(公告)号：CN115173840A
公开(公告)日：2022-10-11
申请号：CN202210907026.9
申请日：2022-07-29
Applicant: 广东省大湾区集成电路与系统应用研究院
Abstract: 本申请公开了一种高压侧电流比较电路，通过在电流比较电路中增加第一晶体管、第二晶体管、第一控制电压输入端口和失调电压生成模块，使第一晶体管与第一电压输入端口连接，第二晶体管与第二电压输入端口连接，并使失调电压生成模块与电流镜像模块连接，从而使得第一晶体管与第二晶体管形成高压输入对管，形成抗高压结构，阻挡高压，同时通过失调电压生成模块内建失调电压，实现对翻转阈值的有效控制。
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公开(公告)号：CN113075866B
公开(公告)日：2022-09-30
申请号：CN202110306814.8
申请日：2021-03-23
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: G03F7/20
Abstract: 本发明涉及半导体技术领域,公开了一种半导体器件制造方法，通过在将电路曝光到光罩的过程中，利用EDA工具来识别待曝光电路在刻蚀时容易产生断线的部分，并在待曝光电路中容易产生断线的部分所在的区域添加辅助图形后，再将第一次待曝光电路以及在第一次待曝光电路容易产生断线的部分所在的区域中添加的辅助图形同时曝光到光罩上，可以提升电路图像在光刻时的分辨率，进而确保待曝光电路可以完整的曝光到光罩上。
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