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公开(公告)号：CN112635492B
公开(公告)日：2023-04-07
申请号：CN202011393106.4
申请日：2020-12-02
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L27/12 , H01L21/762
Abstract: 本发明涉及一种应变GeSiOI衬底及其制作方法。一种应变GeSiOI衬底包括由下至上依次堆叠的：硅衬底，第一氧化硅层，多个氮化硅分隔条；第二氧化硅层；Ge1‑xSix层。制作方法：制作支撑衬底：在第一硅衬底上依次沉积第一氧化硅层、氮化硅层；图案化所述氮化硅层形成多个分立的氮化硅分隔条，相邻分隔条之间形成沟槽；再形成第二氧化硅层，以填充沟槽并覆盖分隔条的上表面；制作施主衬底：在第二硅衬底上外延Ge1‑xSix层；将支撑衬底和施主衬底键合、减薄，获得应变GeSiOI衬底。本发明在支撑衬底而非施主衬底中引入，利用这种工艺形成的GeSiOI衬底应变力更大，制作的器件电特性更优良。
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公开(公告)号：CN113471215A
公开(公告)日：2021-10-01
申请号：CN202110540923.6
申请日：2021-05-18
Applicant: 中国科学院微电子研究所 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L27/12 , H01L21/762
Abstract: 本发明涉及一种多层绝缘体上锗衬底结构，包括由下至上依次堆叠的背衬硅层、第一绝缘层、第一锗层以及交替垂直堆叠在所述第一锗层上的n层第二绝缘层和n层第二锗层，并且靠近所述第一锗层的是所述第二绝缘层；其中，n为1以上的正整数；所述第二绝缘层存在贯穿所述第二绝缘层的凹槽；并且所述凹槽中充满与所述第二锗层相同的材料。本发明还涉及一种多层绝缘体上锗衬底结构的制备方法。本发明的衬底结构可用于垂直堆叠全耗尽晶体管，有利于减小器件的短沟道效应，同时有利于提升器件的开态电流，在小尺寸半导体器件的制备中有望得到应用。
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公开(公告)号：CN113192970A
公开(公告)日：2021-07-30
申请号：CN202110287639.2
申请日：2021-03-17
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L27/12 , H01L23/48 , H01L21/762 , H01L29/786
Abstract: 本发明涉及一种多层绝缘体上硅衬底及其制备方法、应用。一种多层绝缘体上硅衬底，包括由下至上依次堆叠的背衬硅层、第一绝缘层、第一硅层；第一硅层上交替垂直堆叠n层第二绝缘层和n层第二硅层，并且靠近第一硅层的是所述第二绝缘层；其中，n为1以上的正整数；所述第二绝缘层设有使底部相邻层裸露的凹槽，所述第二硅层充满所述凹槽并且覆盖所述第二绝缘层的上表面。本发明可用于形成3D垂直堆叠全耗尽晶体管结构，有利于减小器件的短沟道效应(decrease short channel effect)，同时多层沟道结构有利于提升器件的开态电流(Improve Ion)，在小尺寸半导体器件的制备中有望得到应用。
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公开(公告)号：CN112652676A
公开(公告)日：2021-04-13
申请号：CN202011391231.1
申请日：2020-12-02
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L31/18 , H01L31/105 , H01L27/144
Abstract: 本发明涉及一种探测器的集成结构及集成方法。一种探测器的集成方法，其特征在于，包括：在第一衬底上制作电子电路结构，然后在电子电路结构的表面形成第一介质层，获得衬底A；在第二衬底的表面由下至上依次形成锗缓冲层、横向堆叠结构；横向直堆叠结构由p型掺杂区、本征区、n型掺杂区依次拼接而成；然后在横向堆叠结构的表形成第二介质层，获得衬底B；以第一介质层和第二介质层为键合面，将衬底A和衬底B键合；在键合后去除第二衬底、锗缓冲层，然后在堆叠结构中制作探测器结构；将电子电路结构和探测器结构互连。本发明将未制作出探测器结构的衬底键合在电子电路结构衬底中，简化了集成流程，提高了集成度，还解决了无法精确对准的问题。
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公开(公告)号：CN112635325A
公开(公告)日：2021-04-09
申请号：CN202011419152.7
申请日：2020-12-07
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/336 , H01L29/78 , H01L29/786
Abstract: 本发明涉及一种绝缘体上应变硅/锗晶体管及其制备方法。制备方法：在半导体衬底上先制作栅极后形成应变引入层，或者先形成应变引入层后制作栅极。先制作栅极后形成应变引入层的方法是：在半导体衬底的顶层硅或顶层锗上制作栅极；在栅极两侧的顶层硅或顶层锗上分别形成应变引入层；去除应变引入层，对栅极两侧的顶层硅或顶层锗进行掺杂，形成源漏极。先形成应变引入层后制作栅极的方法是：在半导体衬底的顶层硅或顶层锗上形成应变引入层、进行退火处理，去除应变引入层；之后在半导体衬底的顶层硅或顶层锗上形成栅极，并对栅极两侧的顶层硅或顶层锗进行掺杂，形成源漏极。本发明在制备栅极后或之前引入不同方式的应变，提高了沟道迁移率。
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Patent Agency Ranking
公开(公告)号：CN112447771A
公开(公告)日：2021-03-05
申请号：CN202011111713.7
申请日：2020-10-16
Applicant: 广东省大湾区集成电路与系统应用研究院 , 中国科学院微电子研究所
IPC: H01L27/12 , H01L21/762 , H01L29/786 , H01L21/336
Abstract: 本发明涉及GeSiOI衬底及其制备方法、GeSiOI器件及其制备方法。一种GeSiOI衬底，包括由下至上依次堆叠的：硅衬底，埋氧层，保护层，Ge1‑xSix层；其中，0.1≤x≤0.3，Ge1‑xSix层的厚度≤100nm。制备方法：在硅衬底上依次沉积锗缓冲层、Ge1‑xSix层、保护层，得到第一多层材料结构；在硅衬底上沉积埋氧层，得到第二多层材料结构；将上述两个结构键合；再依次刻蚀去除硅衬底和锗缓冲层，之后将Ge1‑xSix层刻蚀至厚度≤100nm。本发明提高了GeSiOI衬底的迁移率，获得了掺杂的GeSiOI器件，降低了器件的源漏电阻，提升了器件开态电流。
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公开(公告)号：CN113192970B
公开(公告)日：2023-01-31
申请号：CN202110287639.2
申请日：2021-03-17
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L27/12 , H01L23/48 , H01L21/762 , H01L29/786
Abstract: 本发明涉及一种多层绝缘体上硅衬底及其制备方法、应用。一种多层绝缘体上硅衬底，包括由下至上依次堆叠的背衬硅层、第一绝缘层、第一硅层；第一硅层上交替垂直堆叠n层第二绝缘层和n层第二硅层，并且靠近第一硅层的是所述第二绝缘层；其中，n为1以上的正整数；所述第二绝缘层设有使底部相邻层裸露的凹槽，所述第二硅层充满所述凹槽并且覆盖所述第二绝缘层的上表面。本发明可用于形成3D垂直堆叠全耗尽晶体管结构，有利于减小器件的短沟道效应(decrease short channel effect)，同时多层沟道结构有利于提升器件的开态电流(Improve Ion)，在小尺寸半导体器件的制备中有望得到应用。
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公开(公告)号：CN113013287A
公开(公告)日：2021-06-22
申请号：CN202110144207.6
申请日：2021-02-02
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L31/18 , H01L31/028 , H01L31/105 , H01L27/144
Abstract: 本发明涉及一种探测器的集成结构及其方法。一种探测器的集成方法：在第一衬底上制作电子电路结构，然后在电子电路结构的表面形成第一介质层，获得衬底A；在第二衬底的表面由下至上依次形成锗缓冲层、堆叠本征层、P型掺杂锗层、第二介质层，获得衬底B；其中，所述堆叠本征层是由Ge1‑xSnx层和Ge1‑ySiy层交替重复堆叠n次而成，0＜x≤0.3，0＜y≤0.3，n≥1；将衬底A和衬底B键合；在键合后去除第二衬底、锗缓冲层，然后在堆叠本征层的表面形成N型掺杂锗层，再制作探测器结构；将电子电路结构和探测器结构互连。本发明将未制作出探测器的衬底键合在电子电路结构衬底中，简化了集成流程，提高了集成度，还解决了无法精确对准的问题。
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公开(公告)号：CN112635391A
公开(公告)日：2021-04-09
申请号：CN202011419129.8
申请日：2020-12-07
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/762 , H01L29/78 , H01L29/786 , H01L21/336
Abstract: 本发明涉及一种绝缘体上应变锗锡硅衬底、晶体管及其制备方法。一种绝缘体上应变锗锡硅衬底的制备方法，包括：在第一衬底上依次堆叠形成第一锗层、Ge1‑x‑ySnxSiy层、第二锗层，并且0≤x＜1，0＜y≤1，x+y≤1；去除第二锗层，在Ge1‑x‑ySnxSiy层的表面形成介质层，获得衬底A；在第二衬底上形成埋氧层，获得衬底B；将衬底A和衬底B键合，之后去除第一衬底、第一锗层。晶体管的制备方法：在绝缘体上应变锗锡硅衬底的Ge1‑x‑ySnxSiy层上制作栅极，并在栅极两侧的Ge1‑x‑ySnxSiy层上进行掺杂以制作源漏极。本发明向半导体层中引入双轴应变，显著增加了衬底制成的晶体管的沟道迁移率。
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公开(公告)号：CN112447771B
公开(公告)日：2023-12-01
申请号：CN202011111713.7
申请日：2020-10-16
Applicant: 广东省大湾区集成电路与系统应用研究院 , 中国科学院微电子研究所
IPC: H01L27/12 , H01L21/762 , H01L29/786 , H01L21/336
Abstract: 本发明涉及GeSiOI衬底及其制备方法、GeSiOI器件及其制备方法。一种GeSiOI衬底，包括由下至上依次堆叠的：硅衬底，埋氧层，保护层，Ge1‑xSix层；其中，0.1≤x≤0.3，Ge1‑xSix层的厚度≤100nm。制备方法：在硅衬底上依次沉积锗缓冲层、Ge1‑xSix层、保护层，得到第一多层材料结构；在硅衬底上沉积埋氧层，得到第二多层材料结构；将上述两个结构键合；再依次刻蚀去除硅衬底和锗缓冲层，之后将Ge1‑xSix层刻蚀至厚度≤100nm。本发明提高了GeSiOI衬底的迁移率，获得了掺杂的GeSiOI器件，降低了器件的源漏电阻，提升了器件开态电流。
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