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公开(公告)号：CN102623345B
公开(公告)日：2014-08-20
申请号：CN201210076934.4
申请日：2012-03-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L21/266 , H01L29/78 , H01L29/06
Abstract: 本发明提供一种内嵌多N岛P沟道超结器件及其制备方法，所述的内嵌多N岛P沟道超结器件包括：半导体衬底，形成在所述半导体衬底上的P型漂移区，位于所述P型漂移区一侧的N型体区，以及位于所述P型漂移区另一侧上的P型漏区，其中，所述P型漂移区中形成有多个互相间隔且平行排列的岛状N区，且各该岛状N区由P型源区朝P型漏区方向线性变小，由于在高压下衬底辅助耗尽效应作用从源端到漏端依次增强，因此岛状N区相应地从源端到漏端方向上由大变小，以实现和衬底辅助耗尽效应作用互补抵消，最终达到电荷平衡的目的。
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公开(公告)号：CN102593007B
公开(公告)日：2014-08-20
申请号：CN201210076796.X
申请日：2012-03-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/78 , H01L29/06
Abstract: 本发明提供一种内嵌多P岛N沟道超结器件及其制备方法，所述的内嵌多P岛N沟道超结器件包括：半导体衬底，形成在所述半导体衬底上的N型漂移区，位于所述N型漂移区一侧的P型体区，以及位于所述N型漂移区另一侧上的N型漏区，其中，所述N型漂移区中形成有多个互相间隔且平行排列的岛状P区，且各该岛状P区由N型源区朝N型漏区方向线性变小，由于在高压下衬底辅助耗尽效应作用从源端到漏端依次增强，因此岛状P区相应地从源端到漏端方向上由大变小，以实现和衬底辅助耗尽效应作用互补抵消，最终达到电荷平衡的目的。
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公开(公告)号：CN103021864A
公开(公告)日：2013-04-03
申请号：CN201210533276.7
申请日：2012-12-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L21/266 , H01L29/78 , H01L29/06
Abstract: 本发明提供一种SOI RESURF超结器件结构及其制作方法，首先提供一SOI衬底；在该衬底的顶层硅上形成漂移区及源、漏端；提供一设有若干第一窗口的第一掩膜版，所述第一窗口的宽度沿源端到漏端方向依次增大；该掩膜版在该漂移区的垂直投影左侧距离所述漂移区左侧具有一定距离，自上述第一窗口进行N型离子注入；退火；提供一横向设有若干第二窗口的第二掩膜版；自该第二窗口向所述N型漂移区进行P型离子注入，形成间隔的P柱和N柱；且P柱不和漏端相连。本发明超结区的高浓度可以保证器件具备较低的开态电阻，RESURF区可以保证器件具备较高的耐压，改善了器件耐压和开态电阻之间的折衷关系，同时还可以降低器件耐压对于电荷不平衡的敏感度，提高器件可靠性。
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公开(公告)号：CN102760657A
公开(公告)日：2012-10-31
申请号：CN201210265019.X
申请日：2012-07-27
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种在InP衬底上制备高k栅介质薄膜和MIS电容的方法，该方法工艺简单，在利用PEALD工艺沉积高k栅介质薄膜之前通过等离子体原位处理对InP衬底进行钝化，改善了高k栅介质与InP衬底之间的界面特性，降低了费米能级钉扎效应的影响，并且在高k栅介质薄膜形成后利用氧等离子体原位后处理提高了高k薄膜的致密度和薄膜质量。同时，本发明在InP衬底上制备稳定的性质优良的高k栅介质薄膜基础上，并成功制作MIS电容结构，为后面验证高k栅介质薄膜的电学性能提供了基础。
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公开(公告)号：CN101916727A
公开(公告)日：2010-12-15
申请号：CN201010220370.8
申请日：2010-07-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L21/331 , H01L21/316
CPC classification number: H01L29/7824 , H01L29/0653 , H01L29/0886 , H01L29/42368 , H01L29/66681
Abstract: 本发明提供的SOI高压功率器件的制备方法，其首先在SOI基板表面的部分区域形成第一氧化层，再去除所述第一氧化层以便形成凹陷区，然后在凹陷区形成第二氧化层，以便使第二氧化层的表面与SOI基板表面保持平齐，再在已形成第二氧化层的结构上进行包括光刻、掺杂在内的处理以分别形成作为高压功率器件漏极和源极的P型区域和N型区域、以及作为栅极的栅极区域，随后在已形成P型区域和N型区域的结构的漂移区上方淀积第三氧化层，使第三氧化层和第二氧化层的厚度之和与SOI基板中的氧化夹层的厚度接近一致，最后再生成分别与P型区域、N型区域及栅极区域相接触的各金属子区域，由此形成耐高压的高压功率器件。
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Patent Agency Ranking
公开(公告)号：CN113938118B
公开(公告)日：2025-03-25
申请号：CN202111215647.2
申请日：2021-10-19
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K17/082 , G01R31/52
Abstract: 本发明提供一种去饱和短路保护电路、功率器件短路保护电路及测试电路，用于保护功率器件，包括比较器、时间单元、短路检测单元和处理单元；比较器输出检测电压和参考电压的比较结果，时间单元的输入端连接比较器的输出端，将比较器的开关周期中检测电压小于参考电压的时间转换成用于设置消隐时间的数字信号；当达到前一开关周期的消隐时间后，短路检测单元基于比较结果对功率器件进行短路检测得到检测结果；处理单元的输入端连接短路检测单元的输出端；处理单元基于检测结果对功率器件进行短路保护。本发明的短路保护具有快速性和可靠性。
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公开(公告)号：CN114141646B
公开(公告)日：2024-10-18
申请号：CN202111352927.8
申请日：2021-11-16
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/66
Abstract: 本发明涉及一种芯片基准电压温漂系数的晶圆级修调方法，包括：按预设方式在晶圆上选取若干测试晶粒，将选取的若干测试晶粒的码值烧写为各自零温漂系数对应的码值M，该码值可由芯片所选工艺的参数特性估算得来；对每个测试晶粒进行温度测试，得到每个测试晶粒的温度曲线，并计算每个测试晶粒的温度曲线斜率KM；统计每个测试晶粒的相邻晶粒各自零码斜率K0的平均值#imgabs0#根据所述平均值#imgabs1#和每个测试晶粒的温度曲线斜率KM，计算每个测试晶粒的单位码值变化影响的温度曲线斜率变化量KSTEP；对所有测试晶粒的温度曲线斜率变化量KSTEP取平均得到平均值#imgabs2#根据所述平均值#imgabs3#计算每个测试晶粒和未选取到的晶粒的烧写码值。本发明能够提高晶圆级基准电压的修调效率。
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公开(公告)号：CN118335807A
公开(公告)日：2024-07-12
申请号：CN202410348551.0
申请日：2024-03-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/872 , H01L29/06 , H01L29/267 , H01L21/329
Abstract: 本发明涉及一种基于氧化镍的异质结终端结构及制备方法，所述终端结构沿外延生长方向包括：欧姆接触阴极(101)、N+衬底(102)、N‑漂移层(103)、肖特基接触阳极(106)和钝化层(107)；N‑漂移层(103)顶部、肖特基接触阳极(106)边缘下方设置有P型掺杂主结(1051)，N‑漂移层(103)顶部、钝化层(107)下方设置有P型掺杂场限环(1052)，N‑漂移层(103)顶部、器件边缘设置有N+场终止环(104)。本发明采用的NiO材料内部自发产生的Ni空位或间隙氧原子，可以容易地获得较高的P型掺杂浓度，很好地解决了一些天然N型掺杂的宽禁带半导体材料P型掺杂难度大、工艺不成熟的问题。
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公开(公告)号：CN118116796A
公开(公告)日：2024-05-31
申请号：CN202211534688.2
申请日：2022-11-29
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/04 , H01L21/336
Abstract: 本发明提供一种碳化硅MOSFET器件的制备方法，提供一中间结构，所述中间结构包括碳化硅衬底及位于所述碳化硅衬底上表面的外延层；采用等离子体氮化处理工艺钝化所述外延层的上表面形成钝化层；采用低温沉积工艺于所述钝化层的上表面形成氧化层，并采用等离子体氧化处理工艺处理所述氧化层；采用低温氧气退火工艺对所述氧化层进行氧气退火，并采用高温氮气退火工艺对所述氧化层进行氮气退火。本发明提供的碳化硅MOSFET器件的制备方法能够减少碳化硅外延层与氧化层相结合的介质界面处存在的界面态陷阱及近界面态陷阱。
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