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公开(公告)号：CN119403130A
公开(公告)日：2025-02-07
申请号：CN202411441069.8
申请日：2024-10-16
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种低功耗非易失性存储器件、存储阵列及其制备方法，相对于磁性隧道结常用结构，区别在于在自由层上界面或下界面额外溅射非均匀磁矩诱导层或者与磁性隧道结常用结构一致，区别在于自由层中的上层铁磁层或下层铁磁层厚度不均匀，从薄到厚以楔形生长，随着厚度增加，垂直磁各向异性减小。本发明提出两种低功耗非易失性存储器件结构设计方案以及存储阵列排列设计，适用于CMOS标准逻辑电路，能够有效提升写入速度，降低MTJ翻转电流密度和写入能耗，提高MRAM存储密度。
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公开(公告)号：CN114301403B
公开(公告)日：2025-01-21
申请号：CN202111670198.0
申请日：2021-12-31
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种低温放大电路，低温放大电路包括两级放大电路和比较器、trim电路等；两级放大电路用于将几十mV的小信号电压进行两级放大；比较器对放大后的电压进行放大、整形处理得到与传统CMOS电路工作电压。通过本发明的低温放大电路能够给在低温环境下完成输出的有效、可靠传输。
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公开(公告)号：CN118971879A
公开(公告)日：2024-11-15
申请号：CN202410883715.X
申请日：2024-07-03
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种SARADC校准方法、模块及装置，包括以下步骤：S0对SARADC的输出码进行采样获得码值序列；S1对所述码值序列进行时频变换，并基于获得的频谱数据计算初始信噪失真比；S2基于理想电容权重和所述初始信噪失真比，利用模拟退火算法求解使所述SARADC获得最优信噪失真比的最优电容权重，且在每一个温度下的内循环完成后均对当前温度下获得的所述最优电容权重进行INL测试。本发明能够针对性解决电容误差引起的SARADC性能变差的问题。
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公开(公告)号：CN113839630B
公开(公告)日：2024-01-30
申请号：CN202111067453.2
申请日：2021-09-13
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种可用于超低温的低压差分放大器，包括依次连接的参考电压调节电路、一级差分放大电路和二级CS放大电路，其中，一级差分放大电路包括第一晶体管、第二晶体管和第三晶体管，第一晶体管的栅极与参考电压调节电路的输出端相连，源极与第二晶体管的源极相连，漏极作为一级差分放大电路的第一输出端；第二晶体管的栅极与输入信号端相连，漏极作为一级差分放大电路的第二输出端；第三晶体管的栅极与偏置电压端相连，源极与工作电压端相连，漏极与第一晶体管的源极相连。本发明解决(56)对比文件王鹏.高性能CMOS多级运算放大器的研究与设计《.中国优秀硕士学位论文全文数据库信息科技辑》.2021,(第02（2021）期),I135-475.
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公开(公告)号：CN111403379B
公开(公告)日：2022-09-09
申请号：CN201910722077.2
申请日：2019-08-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02
Abstract: 本发明公开了一种基于SOI工艺的静电放电保护结构，包括SOI衬底以及位于SOI衬底上的ESD保护器件；ESD保护器件包括第一导电区域、第二导电区域和第三导电区域，第一导电区域、第二导电区域和第三导电区域位于同一平面上，第三导电区域分别与第一导电区域和第二导电区域接触；第一导电区域上形成有第一电极，第二导电区域上形成有第二电极，第三导电区域的上方设有用于硅化物阻挡层，硅化物阻挡层将第一电极与第二电极隔离。本发明通过硅化物阻挡层将第一电极与第二电极隔离开，在发生ESD冲击时，寄生三极管导通，泄放ESD电流，对被保护电路起到保护作用。本发明的静电放电保护结构使得ESD电流流向更深区域，能够有效地提升器件的静电放电保护能力。
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Patent Agency Ranking
公开(公告)号：CN111208319B
公开(公告)日：2022-03-22
申请号：CN202010058945.4
申请日：2020-01-19
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01Q30/20
Abstract: 本发明公开了一种用于精确定位制备鳍式场效应晶体管针尖样品的制备方法，本发明通过对小尺寸鳍式场效应晶体管芯片进行预处理，根据预处理后样品芯片的两个相邻切割面的表面电路布局图得到的减薄表面和两个相邻切割面上Fin沟道位置和与其对应的栅极位置，对其位置进行定位标记，沉积切割保护层并根据其他定位标记在保护层上重新进行定位标记，并根据此标记进行切割处理，从而形成鳍式场效应晶体管针尖样品。相对于现有技术，本发明提出的制备方法能够对所需分析的结构进行精准定位，制得的针尖为器件垂直于硅基体表面部分，制样时间缩短且制备流程高效可靠。
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公开(公告)号：CN113839630A
公开(公告)日：2021-12-24
申请号：CN202111067453.2
申请日：2021-09-13
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种可用于超低温的低压差分放大器，包括依次连接的参考电压调节电路、一级差分放大电路和二级CS放大电路，其中，一级差分放大电路包括第一晶体管、第二晶体管和第三晶体管，第一晶体管的栅极与参考电压调节电路的输出端相连，源极与第二晶体管的源极相连，漏极作为一级差分放大电路的输出端；第二晶体管的栅极与互补输入信号端相连，漏极作为一级差分放大电路的互补信号输出端；第三晶体管的栅极与偏置电压端相连，源极与工作电压端相连，漏极与第一晶体管的源极相连。本发明解决了超导电路和CMOS电路间信号幅值间的匹配问题。
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公开(公告)号：CN113125943A
公开(公告)日：2021-07-16
申请号：CN202011224082.X
申请日：2020-11-05
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/317 , G01R31/28 , G01R31/3183
Abstract: 本发明提供一种FPGA辐射测试模块、ASIC芯片抗辐射性能评估系统及方法，包括：时钟复位生成单元，产生系统时钟及复位信号；输入激励生成单元，产生测试用激励；被测软ASIC单元；采集对比表决与测试流程控制单元，采集各被测软ASIC单元及外部被测ASIC芯片的状态值，并对比判定得到判定结果；监控接口单元，将状态值及判定结果汇总后发送出去；通信接口模块，传输正常工作状态时的通讯数据。本发明性能高、容量大、速度快、灵活性高，如有失效事件发生，该系统还具有精确判定失效事件发生时刻，被测ASIC时序、内部状态及大致的内部路径位置的能力。
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公开(公告)号：CN110854192B
公开(公告)日：2021-05-04
申请号：CN201911128957.3
申请日：2019-11-18
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/739 , H01L27/12 , H01L29/423 , H01L21/331
Abstract: 本申请提供一种隧穿场效应晶体管及其制备方法，该隧穿场效应晶体管包括：双埋氧层结构基板；双埋氧层结构基板从下往上依次至少包括硅衬底、第一埋氧层、硅材料层以及第二埋氧层，硅材料层设有空气腔；源区、沟道区以及漏区；源区、沟道区以及漏区位于第二埋氧层表面，沟道区连接于源区与漏区之间，且源区和沟道区的位置对应空气腔；栅极介质层以及栅极材料层；栅极介质层至少位于沟道区表面，栅极材料层位于栅极介质层表面；源电极、漏电极以及栅电极；源电极形成于源区表面，漏电极形成于漏区表面，栅电极形成于栅极材料层表面；背栅电极；背栅电极形成于所述硅材料层表面，且背栅电极的位置对应漏电极的一侧。
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公开(公告)号：CN108063134B
公开(公告)日：2021-02-05
申请号：CN201711250882.7
申请日：2017-12-01
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02 , H01L29/423
Abstract: 本发明提供一种基于SOI工艺的NMOS器件及其构成的静电保护电路，其中，该NMOS器件的P阱形成为低压P阱，该器件的栅极形成为高压栅极；所述NMOS器件为多指并联结构；所述NMOS器件的源漏区未掺杂NLDD和PHALO。当本发明的NMOS器件用于静电保护时，若输入高压，则可以达到普通低压NMOS一样的ESD保护性能，同时其栅极又不会因为一直工作在高压下而发生失效。
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