一种功率半导体模块及其自保护方法

    公开(公告)号:CN107275394A

    公开(公告)日:2017-10-20

    申请号:CN201610216853.8

    申请日:2016-04-08

    Abstract: 本发明公开了一种功率半导体模块及其自保护方法,在第一金属化区与第二金属化区之间,或功率半导体芯片的发射极母排与集电极母排之间的功能单元。当功率半导体模块正常工作时,电流从集电极母排经第二金属化区流至功率半导体芯片,再经第一金属化区流至发射极母排。当功率半导体芯片工作时的发热使得功率半导体模块的内部上升至一定温度时,从集电极母排流过的电流通过功能单元直接流至发射极母排,而不再流过功率半导体芯片。本发明描述的功率半导体模块及其自保护方法无需外围控制电路参与,具有超温度自动保护功能,能够有效地保护功率半导体芯片因为过热而失效,同时降低了控制电路的复杂性,提高了系统工作的可靠性。

    一种新型具有栅极内嵌二极管的沟槽栅IGBT及其制备方法

    公开(公告)号:CN106449744A

    公开(公告)日:2017-02-22

    申请号:CN201611099482.6

    申请日:2016-12-02

    Abstract: 本发明公开了一种新型具有栅极内嵌二极管的沟槽栅IGBT及其制备方法,包括:步骤1,在IGBT器件主体进行P-base区和N型增强区注入;步骤2,对IGBT器件主体进行沟槽刻蚀之后,沉积栅氧化层;步骤3,在栅氧化层上沉积N型掺杂的多晶硅层;步骤4,在N型掺杂的多晶硅层上沉积P型掺杂的多晶硅层,P型掺杂的多晶硅层将沟槽填满;步骤5,在P型掺杂的多晶硅层上生长多晶硅氧化层;步骤6,对完成多晶硅氧化层生长的IGBT器件主体进行源极注入,形成源极区;步骤7,对形成源极区的IGBT器件主体进行钝化层淀积与刻蚀,形成栅电极和阴极接触区。通过在栅极的沟槽内设置内嵌二极管,增大从阳极经栅极流出电流通道的电阻,遏制栅极寄生电容对开关速度的影响。

    一种沟槽栅型IGBT及其制备方法

    公开(公告)号:CN106252402A

    公开(公告)日:2016-12-21

    申请号:CN201610969555.6

    申请日:2016-11-04

    CPC classification number: H01L29/66348 H01L29/7393

    Abstract: 本申请公开了一种沟槽栅型IGBT及其制备方法,其中,所述沟槽栅型IGBT的制备方法在将所述沟槽栅暴露出来后,首先在所述沟槽栅表面形成一层导电层,然后在所述导电层背离所述沟槽栅一侧形成栅极,所述导电层和所述栅极共同构成所述沟槽栅型IGBT的细栅线,由于所述导电层的导电能力要强于多晶硅的导电能力,因此由所述导电层和所述栅极构成的细栅线的导电能力要强于由多晶硅和所述栅极构成的细栅线的导电能力,从而使用较少的主栅线连接,从而提升器件的有源区面积,进而提升器件的电流密度。由所述导电层和所述栅极构成的细栅线也可以保证所述沟槽栅型IGBT的各个元胞接收到的栅极信号的同步性。

    集成于IGBT芯片的温度传感器及其制造方法

    公开(公告)号:CN111735549A

    公开(公告)日:2020-10-02

    申请号:CN201910228653.8

    申请日:2019-03-25

    Abstract: 本申请公开了一种集成于IGBT芯片的温度传感器、IGBT芯片及其制造方法,在IGBT芯片的多晶硅沟槽栅中通过掺杂的方式形成多晶硅二极管,利用测量多晶硅二极管的正向压降来监测芯片的温度变化,并且沟槽栅和IGBT芯片之间设置有栅氧化层,栅氧化层108将多晶硅层101和IGBT芯片的元胞区完全隔离,且温度传感器设置于芯片的陪区(dummy),避免了温度传感器与IGBT元胞区在工作状态下的相互干扰,因此大大简化了二者之间的隔离设计。同时,通过将二极管内建在IGBT芯片的沟槽内部,避免了对芯片表面平整度的影响,可以实现芯片表面低线宽的光刻技术,有利于芯片元胞区致密化设计。

    一种具有含虚栅的复合栅结构的IGBT芯片

    公开(公告)号:CN108428740B

    公开(公告)日:2020-09-04

    申请号:CN201810148858.0

    申请日:2018-02-13

    Abstract: 本发明公开了一种具有含虚栅的复合栅结构的IGBT芯片,包括形成于晶圆基片上的若干复合栅单元,复合栅单元包括栅极区和有源区,栅极区包括第一沟槽栅极、第二沟槽栅极和平面栅极,平面栅极与第一沟槽栅极相连,第二沟槽栅极悬空、接地或与平面栅极相连;有源区包括位于栅极区两侧的沟槽栅有源区和平面栅有源区,其均包括自下而上分布的N阱区、P阱区、P+掺杂区和N+掺杂扩散区。本发明可实现平面栅极和第一沟槽栅极共存于同一芯片,从而大大提升芯片密度,并通过平面栅极和第一沟槽栅极之间的第二沟槽栅极有效屏蔽平面栅极和第一沟槽栅极二者间相互干扰,同时优化复合栅的输入和输出电容,优化芯片开通电流的变化率,降低开关损耗。

    具有复合栅的IGBT芯片
    67.
    发明授权

    公开(公告)号:CN108538910B

    公开(公告)日:2020-08-14

    申请号:CN201810149376.7

    申请日:2018-02-13

    Abstract: 本发明公开了一种具有复合栅的IGBT芯片,包括晶圆基片以及形成在晶圆基片上的若干个依次排列的元胞,元胞包括两个轴对称的复合栅单元;复合栅单元包括设置于晶圆基片上的源极区和栅极区,栅极区包括设置于源极区两侧的平面栅极区和沟槽栅极区;沟槽栅极区包括沟槽栅和辅助子区。本发明提供的具有复合栅的IGBT芯片,通过将平面栅极和沟槽栅极复合于同一元胞,从而大幅度提升芯片密度并保留沟槽栅低通耗,高电流密度和平面栅宽安全工作区的特性。

    压接式功率半导体器件结壳热阻的测量方法

    公开(公告)号:CN110715952A

    公开(公告)日:2020-01-21

    申请号:CN201810768745.0

    申请日:2018-07-13

    Abstract: 本发明提供了一种压接式功率半导体器件结壳热阻的测量方法,包括以下步骤:步骤1.绘制器件电学参数结压降Vce与结温Tj的关系曲线;步骤2.绘制器件壳表面与散热基板直接压接接触的第一瞬态热阻抗曲线Zth-jc(direct)(t);步骤3.绘制器件壳表面与散热基板间添加第二接触层时的第二瞬态热阻抗曲线Zth-jc(metal)(t);步骤4.绘制瞬态热阻抗分离点曲线;步骤5.确定器件结壳热阻。本发明的测量方法能够更便捷地更准确地测量压接式功率半导体器件结壳热阻。

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