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公开(公告)号：CN115377006A
公开(公告)日：2022-11-22
申请号：CN202211290485.3
申请日：2022-10-21
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/8238
Abstract: 本申请公开了一种三维堆叠半导体器件的制作方法，可应用于半导体器件制造技术领域，该方法中，先提供在衬底层上外延第一叠层材料层和第二叠层材料层的衬底结构；然后蚀刻出有源区结构，并在有源区结构上依次进行淀积、选择性蚀刻和氧化，实现氧化物在水平方向上闭合；接下来去除第一假栅结构，并为去除第一假栅结构的有源区结构构建浅槽隔离；再进行选择性蚀刻，去除部分源区，并淀积第二假栅结构，通过填充形成栅结构；最后根据有源区结构，对源端和漏端进行开孔淀积，形成金属‑半导体化合物；并向源端和漏端开孔内填充接触孔金属，形成金属互连线。由此，通过外延叠层、选择性蚀刻及氧化的方式，减小了半导体器件的互连电阻以及RC延迟。
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公开(公告)号：CN114512396A
公开(公告)日：2022-05-17
申请号：CN202210107875.6
申请日：2022-01-28
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L21/28 , H01L21/8238
Abstract: 本申请公开了一种金属栅极的制备方法及CMOS器件的制备方法，通过将位于PMOS区域伪栅沟槽以外以及PMOS区域伪栅沟槽内至少槽口处的P型金属功函数层去除掉，使得PMOS区域伪栅沟槽至少槽口处的宽度增大，且PMOS区域伪栅沟槽的顶部高度也减小，从而在很大程度上减小PMOS区域伪栅沟槽的深宽比，主要是减小PMOS区域伪栅沟槽槽口处的深宽比，进而在向PMOS区域的伪栅沟槽内填充金属作为金属栅电极层时，不易在PMOS区域的伪栅沟槽的顶部发生突悬而造成空洞，即改善了向PMOS区域伪栅沟槽内填充金属的填充效果，这将大大增加CMOS器件的可靠性，提高CMOS器件的良品率。
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公开(公告)号：CN114388428A
公开(公告)日：2022-04-22
申请号：CN202210031918.7
申请日：2022-01-12
Applicant: 澳芯集成电路技术(广东)有限公司 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/762 , H01L21/3105
Abstract: 本申请实施例公开了一种介电层平坦度优化的方法及装置，该方法用于集成电路器件，集成电路器件的表面分为密集区和空旷区，密集区存在器件凸起，空旷区无器件凸起，该方法包括：对集成电路器件进行成膜处理，生成介电层以及第一研磨层；对第一研磨层进行平坦化处理，获得第一研磨面，处理后的第一研磨面位于介电层以及第一研磨层之间；基于介电层和第一研磨层的刻蚀比例，对第一研磨面进行刻蚀，获得第二研磨面，第二研磨面位于介电层，且研磨面的平坦度大于平坦度阈值。本方案提供的技术可以将介电层全局落差降至最小，不仅满足工艺需求，也大大增加了后续工艺窗口。
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公开(公告)号：CN114388270A
公开(公告)日：2022-04-22
申请号：CN202210031920.4
申请日：2022-01-12
Applicant: 澳芯集成电路技术(广东)有限公司 , 广东省大湾区集成电路与系统应用研究院
Abstract: 本发明涉及MIM电容技术领域,公开了一种高平坦度的下极板的MIM电容及其制造方法，在本发明的制造方法中，通过将TEOS与氧气反应后生成的二氧化硅沉积在衬底上，能够为第一金属层提供一个优质的PVD淀积生长起始层，从而使生成的第一金属层更加匀质、稳定；在本发明的方法中，通过物理气相方法生长第一金属层即第一铝层、第三金属层即钛层和下盖板层后，然后使用化学气相沉积生长电介质层，在该化学气相沉积工艺中铝层和钛层的接触面会反应生成铝钛合金，该铝钛合金会抑制铝层的原子向上迁移，进而避免铝层出现鼓包的现象。
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公开(公告)号：CN114361042A
公开(公告)日：2022-04-15
申请号：CN202111677290.X
申请日：2021-12-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L21/48 , H01L29/04 , H01L23/498 , H01L25/16
Abstract: 本发明提供了一种系统级芯片及其制作方法，通过衬底基板的多晶硅衬底实现高阻率衬底，及通过衬底基板的单晶硅衬底实现低阻率衬底；进而能够通过高阻率的多晶硅衬底支持射频芯片结构的功能，及通过低阻率的单晶硅衬底支持逻辑控制芯片结构的功能，达到在系统级芯片中实现逻辑控制芯片结构和射频芯片结构兼容的目的。
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Patent Agency Ranking
公开(公告)号：CN114361037A
公开(公告)日：2022-04-15
申请号：CN202111648572.7
申请日：2021-12-29
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L21/336 , H01L29/06 , H01L29/78
Abstract: 本申请公开了一种LDMOS器件及其制作方法，所述制作方法包括：提供FDSOI衬底，所述FDSOI衬底包括由下至上依次层叠的硅衬底、埋氧化层和顶层硅；在所述FDSOI衬底上定义有源区和隔离区，并在所述隔离区形成隔离结构；在所述FDSOI衬底上定义漂移区，并在部分所述漂移区形成混合区；在含有所述埋氧化层的所述FDSOI衬底内形成第一阱区，在所述漂移区形成第二阱区；在所述第二阱区形成第一埋层和第二埋层，所述第一埋层位于所述埋氧化层与所述第二埋层之间。应用发明提供的技术方案，可以提高LDMOS的击穿电压，同时降低导通电阻，改善器件的漏电流，提高LDMOS的开关特性与耐击穿性，从而提高LDMOS的器件性能。
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公开(公告)号：CN114239450A
公开(公告)日：2022-03-25
申请号：CN202111565043.0
申请日：2021-12-20
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G06F30/33 , G06F30/3308
Abstract: 本申请提供了一种FPGA中各模块的功能验证方法、装置、系统和介质，包括：根据FPGA中各模块的特性，建立各模块分别对应的数据流，解析各数据流中包含的数据，并提取数据中与各模块对应的配置数据，将配置数据与FPGA电路网表中的各SRAM进行匹配；当匹配结果为一致时，利用配置数据对各模块进行配置仿真，以完成各模块的功能验证。无需根据SRAM存储单元的大小与FPGA的资源进行整合建模，提高了设计开发效率，在保证功能验证可靠性的前提下，缩短了设计验证时间。
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公开(公告)号：CN114093813A
公开(公告)日：2022-02-25
申请号：CN202210077175.7
申请日：2022-01-24
Applicant: 澳芯集成电路技术(广东)有限公司 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/768
Abstract: 本发明涉及半导体技术领域,公开了一种用于半导体器件的接触孔的制作方法，包括如下步骤：S1：在衬底上的交互层上制作第一蚀刻停止层；S2：在第一蚀刻停止层上制作氧化层，第一蚀刻停止层的蚀刻率小于氧化层的蚀刻率；S3：蚀刻氧化层，制作第一接触孔，第一接触孔的蚀刻终点在第一蚀刻停止层内；S4：在第一接触孔内蚀刻第一蚀刻停止层，制作第二接触孔，第二接触孔的底部延伸至交互层，在实际使用时，通过第一蚀刻停止层，可以让步骤S3中的刻蚀终点都在第一蚀刻停止层上，然后在第一蚀刻停止层上进行二次刻蚀制作完整的接触孔，进而确保不同位置的接触孔不会出现过刻蚀或者刻蚀不足的情况，而且所有接触孔的差异性变低、性能均一性较好。
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公开(公告)号：CN114093786A
公开(公告)日：2022-02-25
申请号：CN202210077135.2
申请日：2022-01-24
Applicant: 澳芯集成电路技术(广东)有限公司 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/66 , G01R31/26 , G01R31/265 , G01B15/00
Abstract: 本发明公开了一种FDSOI器件的接触孔连接位置检测方法，其可实现接触孔底端与介质层具体连接位置的准确检测，提供一半导体器件，半导体器件包括衬底、依次沉积于衬底的不同介质层，缺陷检测方法包括：提供接触孔刻蚀样本，将样本随机划分为第一样本、第二样本，样本中接触孔底端位于不同介质层，采集第一样本中接触孔输出电压，获取电子束成像图及灰度值，对各个第一样本进行剖切，获取接触孔与各介质层不同连接位置，根据电压与不同连接位置对应关系，建立第一数据库，根据灰度值与电压对应关系或根据灰度值与不同连接位置对应关系，建立第二数据库，基于第一数据库、第二数据库，对第二样本中接触孔连接位置进行检测。
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公开(公告)号：CN119315980A
公开(公告)日：2025-01-14
申请号：CN202310874256.4
申请日：2023-07-14
Applicant: 广东省大湾区集成电路与系统应用研究院
Abstract: 本发明提供一种多数投票电路，将比较电路输出的控制信号输出端，分别与内循环电路的输入端、阈值检测电路的控制信号输入端和投票电路的控制信号输入端相连接，以使内循环电路能够将其所接收到的控制信号，转换为对应的第一时钟信号和第二时钟信号进行输出，且将第二时钟信号作为偏置电压输入至阈值检测电路的偏置电压输入端，以使阈值检测电路，能够依据其所接收到的偏置电压和第一时钟信号，来判断是否开启投票电路，进而无需采用额外的模拟电路，即可为阈值检测电路提供偏置电压，实现了输入信号幅值的检测，进一步降低了多数投票电路的面积和制造成本。
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