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公开(公告)号：CN100499120C
公开(公告)日：2009-06-10
申请号：CN200610160476.7
申请日：2006-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/00 , H01L27/105 , H01L27/108 , G11C5/02
CPC classification number: G06F17/5045 , G06F17/5068
Abstract: 本发明提供一种存储器宏及电路布局产生方法。其中该电路布局产生方法，适用于使用存储器编译器产生电路布局，包括：产生第一组单元，设置于该电路布局的第一区域；以及产生第二组单元，设置于该第一区域的边缘，该第二组单元为可操作的且与该第一组单元具有不同的物理尺寸，由此强化依据此电路布局所制造出的装置。该存储器宏，包括第一组单元，设置于存储模块的第一区域，以及第二组单元，设置于第一区域的边缘，第二组单元为可操作的且与第一组单元具有不同的物理尺寸，由此改善位于存储模块的边缘单元的坚固性。本发明可以改善电子装置的性能及合格率。
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公开(公告)号：CN1707797A
公开(公告)日：2005-12-14
申请号：CN200510075052.6
申请日：2005-06-08
Applicant: 台湾积体电路制造股份有限公司
Inventor： 邹宗成
IPC: H01L27/10 , G11C11/406 , H01L21/8239
CPC classification number: H01L27/108 , G11C11/406 , G11C11/40615 , G11C2211/4068
Abstract: 本发明提供一单晶体随机存取存储单元、存储器装置及其制造方法，所述单晶体随机存取存储单元，包括：一基底、一由第一导电型在基底中形成的阱区耦接以接收第一电压、一第一栅极形成于基底中并耦接到字符线、一以第二种导电型在前述阱区中形成的掺杂区，其形成在前述第一栅极的第一边上且耦接到一位元线上、以及一第二栅极形成在基底中以及前述第一栅极的第二边上并耦接以接收第二电压，其中第二电压施加于第二栅极并在第二栅极之下的前述阱区中形成一个反转区。本发明提供了一个没有接面漏电的单晶体随机存取存储单元，其中更新频率被显著的降低。
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公开(公告)号：CN1702767A
公开(公告)日：2005-11-30
申请号：CN200510072143.4
申请日：2005-05-25
Applicant: 台湾积体电路制造股份有限公司
Inventor： 邹宗成
IPC: G11C11/401 , G11C11/406
CPC classification number: G11C11/406 , G11C11/40622 , G11C2211/4061
Abstract: 本发明涉及一种更新一存储模块的方法和电路。在接收确定一将被更新的字线的一更新地址后，该更新地址是位于该存储模块中一预定数量的存储区块中被监控的该存储区块。该方法更进一步判断当该存储区块被监控期间，该字线是否有存取动作。如果判断结果该字线在监控期间并没有存取的动作，该字线将被更新。如果判断结果该字线在监控期间有存取动作，则略过该字线的更新。本发明所述更新一存储模块的方法和电路，可在更新动作中略过刚被存取过的字线，这样一来也大大的增加该存储装置的效能。
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公开(公告)号：CN1595532A
公开(公告)日：2005-03-16
申请号：CN200410000593.8
申请日：2004-01-15
Applicant: 台湾积体电路制造股份有限公司
Inventor： 邹宗成
IPC: G11C11/412
CPC classification number: G11C11/412
Abstract: 本发明提供一种四晶体管随机存取存储单元，包括一第一、第二、第三及第四晶体管。第一晶体管具有一第一导电性，其栅极耦接至一字元线而源极耦接至一位元线。第二晶体管具有第一导电性，其栅极耦接至第一晶体管的漏极而源极耦接接收一第一电压。第三晶体管具有一第二导电性，其栅极耦接至第二晶体管的漏极，源极耦接接收一第二电压，漏极则耦接至第一晶体管的漏极。第四晶体管具有第二导电性，其栅极耦接至第一晶体管的漏极，源极耦接接收第二电压，漏极则耦接至第二晶体管的漏极。
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公开(公告)号：CN112820336B
公开(公告)日：2024-05-24
申请号：CN202011265898.7
申请日：2020-11-13
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供一种存储器器件及提供写入电压的方法，存储器器件包括多个单元，布置成包括多个行和多个列的矩阵。存储器器件还包括多个位线，其中，多个位线中的每个连接到布置在多个列的列中的多个单元中的第一多个单元。电压控制电路，与多个位线中的所选择的位线可连接，并且包括检测瞬时电源电压的电压检测电路和连接至电压检测电路的电压源选择电路。电压源选择电路基于检测到的瞬时电源电压从多个电压源中选择电压源。电压源选择电路包括将所选择的电压源连接到所选择的位线以提供写入电压的开关。
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公开(公告)号：CN115831195A
公开(公告)日：2023-03-21
申请号：CN202210927469.4
申请日：2022-08-03
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请的实施例提供了一种存储器器件及其操作方法，存储器器件包括静态随机存取存储器，静态随机存取存储器包括两个交叉耦合的反相器和具有连接到字线的栅极的存取晶体管。存储器器件进一步包括电耦合到静态随机存取存储器的一个或多个逻辑门，以及电耦合到静态随机存取存储器并被配置为储存数据并使用静态随机存取存储器被读取的非易失性存储器。其中非易失性存储器在一侧连接到存取晶体管并且在另一侧连接到两个交叉耦合的反相器。
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公开(公告)号：CN114596895A
公开(公告)日：2022-06-07
申请号：CN202210133194.7
申请日：2022-02-11
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C13/00
Abstract: 在本揭示文件的一些态样中，揭示一种记忆体装置、一种记忆体系统以及一种记忆体装置的操作方法。在一些态样中，记忆体装置包含第一电压调节器，用于接收提供至记忆体阵列的字元线电压；耦接至第一电压调节器以提供抑制电压至记忆体阵列的电阻器网络，其中电阻器网络包含多个电阻器，且其中电阻器中的各者串联并耦接至多个电阻器中的相邻者；及包含多个开关的开关网络，其中开关中的各者耦接至多个电阻器中的相应者且透过第二电压调节器耦接至记忆体阵列。
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公开(公告)号：CN110556142B
公开(公告)日：2021-12-31
申请号：CN201910477959.7
申请日：2019-06-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C13/00
Abstract: 电路包括偏置电压生成器和限流器。偏置电压生成器，配置为接收第一参考电压，并且响应于第一电流和所述第一参考电压输出偏置电压。限流器配置为接收输入端的第二电流、第二参考电压和所述偏置电压，并且响应于所述第二参考电压和所述输入端的电压电平，将所述第二电流限制为电流限制等级，所述输入端的电压电平基于所述偏置电压。本发明的实施例提供了RRAM电路及在RRAM器件中形成细丝的方法。
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公开(公告)号：CN110556141B
公开(公告)日：2021-10-15
申请号：CN201910477228.2
申请日：2019-06-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C13/00
Abstract: 存储器电路包括偏置电压生成器、驱动电路和电阻式随机存取存储器(RRAM)器件。偏置电压生成器包括第一电流路径，配置为从电流源接收第一电流并且基于由在所述第一电流路径中传导的所述第一电流所生成的电压差输出偏置电压。驱动电路配置为接收所述偏置电压并且输出具有基于所述偏置电压的电压电平的驱动电压；以及RRAM器件，配置为响应于所述驱动电压传导第二电流。本发明的实施例还提供了对RRAM器件执行写入操作的方法。
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