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公开(公告)号：CN112635483A
公开(公告)日：2021-04-09
申请号：CN202010661124.X
申请日：2020-07-10
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 提供了一种三维存储器件。该三维存储器件可以包括衬底、单元堆叠、串选择线栅电极、下垂直沟道结构、上垂直沟道结构和位线。串选择线栅电极可以包括下串选择线栅电极和形成在下串选择线栅电极的上表面上的上串选择线栅电极。下串选择线栅电极可以包括N‑掺杂的多晶硅。上串选择线栅电极可以包括硅化物。
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公开(公告)号：CN112018120A
公开(公告)日：2020-12-01
申请号：CN202010465503.1
申请日：2020-05-27
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 提供了三维半导体存储器件。一种三维半导体存储器件包括堆叠结构，该堆叠结构包括在衬底上的栅电极。该三维半导体存储器件包括穿透堆叠结构并沿第一方向以Z字形形状顺序布置的第一垂直结构、第二垂直结构、第三垂直结构和第四垂直结构。此外，该三维半导体存储器件包括在第一方向上延伸的第一位线。第一位线垂直地重叠第二垂直结构和第四垂直结构。第二垂直结构的中心和第四垂直结构的中心以相同的距离与第一位线间隔开。第一垂直结构以第一距离与第一位线间隔开。第三垂直结构以第二距离与第一位线间隔开。
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公开(公告)号：CN111863829A
公开(公告)日：2020-10-30
申请号：CN201911410986.9
申请日：2019-12-31
Applicant: 三星电子株式会社
IPC: H01L27/11565 , H01L27/1157 , H01L27/11582
Abstract: 本发明构思涉及一种包括可变电阻层的半导体存储器件。该半导体存储器件包括堆叠结构，该堆叠结构包括交替且重复堆叠的多个绝缘层和多个互连层。柱结构设置在堆叠结构的侧表面上。柱结构包括绝缘柱和可变电阻层，可变电阻层设置在绝缘柱上并位于绝缘柱和堆叠结构之间。沟道层设置在可变电阻层上并位于可变电阻层和堆叠结构之间。栅电介质层设置在沟道层上并位于所述多个互连层和沟道层之间。沟道层设置在可变电阻层和栅电介质层之间。
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公开(公告)号：CN111863828A
公开(公告)日：2020-10-30
申请号：CN202010332058.1
申请日：2020-04-24
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/11568 , H01L27/11565
Abstract: 一种竖直半导体装置可包括堆叠结构和多个沟道结构。堆叠结构可包括交替和重复地堆叠在衬底上的绝缘层和栅极图案。堆叠结构可在平行于衬底的上表面的第一方向上延伸。栅极图案可包括至少多个第一栅极图案。堆叠结构可包括第一栅极图案之间的牺牲图案。沟道结构可穿过堆叠结构。沟道结构中的每一个可延伸至衬底的上表面，并且沟道结构中的每一个可包括电荷存储结构和沟道。沟道结构中的一些可穿过堆叠结构中的牺牲图案到达衬底的上表面，并且可延伸至衬底的上表面。
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Patent Agency Ranking
公开(公告)号：CN111312720A
公开(公告)日：2020-06-19
申请号：CN201911198874.1
申请日：2019-11-29
Applicant: 三星电子株式会社
IPC: H01L27/11575 , H01L27/11582
Abstract: 本公开提供了垂直半导体器件。一种垂直半导体器件包括：导电图案结构，在第一方向上延伸；沟槽，在交叉第一方向的第二方向上的两个相邻的导电图案结构之间；存储层，设置在沟槽的侧壁上；第一绝缘层，设置在沟槽中并在第一方向上彼此间隔开；沟道图案，设置在存储层上且在沟槽中，并在第一方向上彼此间隔开；以及蚀刻停止层图案，设置在沟槽中。每个导电图案结构包括交替堆叠在基板的上表面上的导电图案和绝缘层。每个蚀刻停止层图案设置在对应的第一绝缘层和存储层中的阻挡电介质层之间。蚀刻停止层图案在第一方向上彼此间隔开。
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公开(公告)号：CN110021605A
公开(公告)日：2019-07-16
申请号：CN201811462966.1
申请日：2018-11-30
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/11548 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582 , H01L23/538
Abstract: 一种三维半导体存储器件包括：外围逻辑结构，包括设置在半导体衬底上的多个外围逻辑电路；水平半导体层，设置在外围逻辑结构上；电极结构，包括竖直地交替堆叠在水平半导体层上的多个电极和绝缘层；以及贯通互连结构，穿透电极结构和水平半导体层，并且包括连接到外围逻辑结构的贯通插塞。绝缘层中的第一绝缘层的侧壁与贯通插塞间隔开第一距离。电极中的第一电极的侧壁与贯通插塞间隔开大于第一距离的第二距离。
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公开(公告)号：CN109192230A
公开(公告)日：2019-01-11
申请号：CN201810918723.8
申请日：2014-01-10
Applicant: 三星电子株式会社
IPC: G11C5/02 , G11C7/02 , G11C7/18 , H01L27/11551 , H01L27/11578 , G11C7/10
CPC classification number: G11C5/025 , G11C7/02 , G11C7/1039 , G11C7/18 , H01L27/11573 , H01L27/11582
Abstract: 根据发明构思的示例实施方式，一种三维半导体器件，包括：存储单元阵列，包括可以三维布置的存储单元，该存储单元阵列包括在平面图中的左侧和其对面的右侧、以及顶侧和其对面的底侧；至少一个字线解码器，邻近于存储单元阵列的左侧和右侧中的至少一个；页面缓冲器，邻近于存储单元阵列的底侧；和串选择线解码器，邻近于存储单元阵列的顶侧和底侧之一。
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公开(公告)号：CN107017261A
公开(公告)日：2017-08-04
申请号：CN201610952076.3
申请日：2016-11-02
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578 , H01L27/115
CPC classification number: H01L27/11519 , H01L27/11524 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L27/11582 , H01L29/7889 , H01L29/7926 , H01L27/11551 , H01L27/115 , H01L27/11578
Abstract: 半导体器件被提供。半导体器件包括多个栅极电极。半导体器件包括相邻于多个栅极电极的沟道结构。半导体器件包括在沟道结构和多个栅极电极之间的多个电荷存储段。还提供形成半导体器件的方法。
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公开(公告)号：CN111863823B
公开(公告)日：2025-03-07
申请号：CN202010017036.6
申请日：2020-01-08
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括：第一半导体层、第二半导体层以及在第一半导体层和第二半导体层之间的第三半导体层；栅电极，布置在第二半导体层上并在与第二半导体层的上表面垂直的第一方向上彼此间隔开；以及沟道结构，被第一半导体层、第二半导体层和第三半导体层以及栅电极围绕，沟道结构中的每个相应沟道结构包括栅极绝缘膜、沟道层和掩埋绝缘膜，栅极绝缘膜包括与沟道层相邻的隧道绝缘膜、与栅电极相邻的电荷阻挡膜、以及在隧道绝缘膜和电荷阻挡膜之间的电荷存储膜，电荷存储膜包括朝向相应沟道结构的外部突出的上部盖。
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