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公开(公告)号：CN113571525A
公开(公告)日：2021-10-29
申请号：CN202110452234.X
申请日：2021-04-26
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/11578 , H01L27/11568
Abstract: 本公开提供了半导体存储器件。该半导体存储器件包括：第一半导体图案，包括第一杂质区、第二杂质区和沟道区，第一杂质区在第一方向上与基板间隔开并具有第一导电类型，第二杂质区具有与第一导电类型不同的第二导电类型，并且沟道区在第一杂质区和第二杂质区之间；第一导电连接线，连接到第一杂质区并在与第一方向不同的第二方向上延伸；以及第一栅极结构，在第一方向上延伸并包括第一栅电极和第一栅极绝缘膜，其中第一栅电极穿透沟道区，并且第一栅极绝缘膜在第一栅电极和第一半导体图案之间。
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公开(公告)号：CN109768047A
公开(公告)日：2019-05-17
申请号：CN201811330978.9
申请日：2018-11-09
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11556
Abstract: 本发明公开一种三维半导体存储器件，该三维半导体存储器件包括：电极结构，包括交替地堆叠在基板上的栅电极和绝缘层；半导体图案，在基本上垂直于基板的顶表面的第一方向上延伸并穿过电极结构；隧道绝缘层，设置在半导体图案和电极结构之间；阻挡绝缘层，设置在隧道绝缘层和电极结构之间；以及电荷存储层，设置在阻挡绝缘层和隧道绝缘层之间。电荷存储层包括具有第一能带隙的多个第一电荷捕获层以及具有大于第一能带隙的第二能带隙的第二电荷捕获层。第一电荷捕获层嵌入在栅电极和半导体图案之间的第二电荷捕获层中。
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公开(公告)号：CN109119115A
公开(公告)日：2019-01-01
申请号：CN201810461051.2
申请日：2018-05-15
Applicant: 三星电子株式会社
CPC classification number: G11C16/12 , G11C11/5671 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C2211/562 , G11C2211/5621 , G11C16/30
Abstract: 一种存储器件，包括：存储单元阵列，包括第一开关单元、第二开关单元和多个存储单元，所述多个存储单元设置在所述第一开关单元和所述第二开关单元之间并连接到多个字线；和控制电路，被配置为通过将编程电压提供给所述多个字线之中的第一字线，将开关电压提供给所述多个字线之中的第二字线以及将通过电压提供给所述多个字线之中的剩余字线来执行编程操作。其中所述控制电路被配置为在所述编程操作的第一部分中关断所述第一开关单元和所述第二开关单元，并且被配置为在比第一部分稍后的编程操作的第二部分中导通所述第一开关单元并增加所述开关电压。
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公开(公告)号：CN108695338A
公开(公告)日：2018-10-23
申请号：CN201810268318.6
申请日：2018-03-28
Applicant: 三星电子株式会社
IPC: H01L27/11582
Abstract: 竖直堆叠存储器件包括掺杂半导体衬底，所述掺杂半导体衬底具有施加了源极电力的公共源极以及与公共源极间隔开的低带隙层，并且所述低带隙层包括低带隙材料。堆叠栅极结构具有沿第一方向交替地且竖直地堆叠在衬底上的栅电极和绝缘间层图案。沟道结构沿第一方向穿透堆叠栅极结构。沟道结构与低带隙层接触。电荷存储结构介于堆叠栅极结构和沟道结构之间。电荷存储结构配置为选择性地存储电荷，并且将存储的电荷提供给存储单元、堆叠栅极结构和沟道结构。
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公开(公告)号：CN103376987A
公开(公告)日：2013-10-30
申请号：CN201310144300.2
申请日：2013-04-23
Applicant: 三星电子株式会社
IPC: G06F3/0484
CPC classification number: G06F3/0481 , G06F3/04883 , G06F2203/04808
Abstract: 提供一种调整窗口的尺寸的方法及电子装置。通过感测多触摸以及根据用户的多触摸的点的操作选择性地调整窗口的尺寸，来在电子装置中调整窗口的尺寸。
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Patent Agency Ranking
公开(公告)号：CN1971917B
公开(公告)日：2010-05-12
申请号：CN200610146422.5
申请日：2006-11-13
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L29/788 , H01L29/423 , H01L21/8247 , H01L21/336 , H01L21/28
CPC classification number: H01L29/7881 , H01L27/115 , H01L27/11521 , H01L29/42324
Abstract: 一种非易失性存储器件可以包括：衬底，具有单元区；以及单元器件隔离层，位于该衬底的单元区上，以限定单元有源区。浮置栅极可以包括顺序层叠在单元有源区上的下部浮置栅极和上部浮置栅极，而隧道绝缘图形可以位于浮置栅极与单元有源区之间。控制栅电极可以位于该浮置栅极上，而且阻挡绝缘图形可以位于该控制栅电极与浮置栅极之间。更具体地说，上部浮置栅极可以包括位于该下部浮置栅极上的扁平部分和一对从与该单元器件隔离层相邻的扁平部分两边向上延伸的壁部分。此外，由该扁平部分和这对壁部分包围的空间上部的宽度可以大于该空间下部的宽度。还讨论了相关方法。
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公开(公告)号：CN112071849B
公开(公告)日：2025-02-25
申请号：CN202010320593.5
申请日：2020-04-22
Applicant: 三星电子株式会社
Abstract: 一种垂直存储器件包括在衬底上的栅电极。栅电极在垂直方向上彼此间隔开。沟道穿透栅电极并在垂直方向上延伸。隧道绝缘图案形成在沟道的外侧壁上。电荷俘获图案结构形成在隧道绝缘图案的在水平方向上邻近栅电极的外侧壁上。电荷俘获图案结构包括上电荷俘获图案和下电荷俘获图案。阻挡图案形成在邻近的栅电极中的每个和电荷俘获图案结构之间。上电荷俘获图案的上表面高于邻近的栅电极的上表面。下电荷俘获图案的下表面低于邻近的栅电极的下表面。
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公开(公告)号：CN118510284A
公开(公告)日：2024-08-16
申请号：CN202311627164.2
申请日：2023-11-30
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体存储器装置。所述半导体存储器装置包括：基板；半导体图案，在基板上，并且包括具有第一导电类型的源极区域、具有第二导电类型的漏极区域以及在源极区域与漏极区域之间的本征区域；第一栅电极和第二栅电极，在本征区域上；铁电图案，在本征区域与第一栅电极和第二栅电极之间；以及栅极介电图案，在铁电图案与本征区域之间。
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公开(公告)号：CN112133751B
公开(公告)日：2024-04-02
申请号：CN202010572227.9
申请日：2020-06-22
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括：基板，包括凹陷；第一栅绝缘层，在该凹陷的下部侧壁和底部上，该第一栅绝缘层包括具有滞回特性的绝缘材料；第一栅电极，在该凹陷内且在第一栅绝缘层上；第二栅电极，在该凹陷中接触第一栅电极，该第二栅电极包括与第一栅电极的材料不同的材料；以及杂质区，在基板中且与该凹陷的侧壁相邻，杂质区的底部相对于基板的底部高于第二栅电极的底部。
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公开(公告)号：CN117412604A
公开(公告)日：2024-01-16
申请号：CN202310863256.4
申请日：2023-07-13
Applicant: 三星电子株式会社
Abstract: 本公开提供了用于操作和制造半导体器件的方法、装置和系统。在一些实施例中，一种半导体器件包括：堆叠结构，包括层间绝缘层和栅电极；沟道层，设置在穿透堆叠结构的腔体内部；数据存储层，设置在堆叠结构和沟道层之间；数据存储图案，设置在数据存储层和栅电极之间；以及介电层，设置在数据存储图案和栅电极之间。层间绝缘层和栅电极在第一方向上交替且重复地堆叠。数据存储层的第一材料不同于数据存储图案的第二材料。
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