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公开(公告)号：CN108630275A
公开(公告)日：2018-10-09
申请号：CN201711419411.4
申请日：2017-12-25
Applicant: 三星电子株式会社
Abstract: 本发明提供一种非易失性存储器装置及其编程方法。提供一种执行多个编程循环的非易失性存储器装置的编程方法。所述多个编程循环中的至少一个编程循环包括：在第一间隔和第二间隔期间将选择的单元串的通道划分为第一侧通道和第二侧通道；在第一间隔期间，通过施加第一电平的串选择线电压来使选择的单元串的串选择晶体管截止，并升高第一侧通道的第一电压和第二侧通道的第二电压；在第二间隔期间，通过施加与第一电平不同的第二电平的串选择线电压来使串选择晶体管导通，并对与第一侧通道或第二侧通道对应的选择的存储器单元执行热载流子注入(HCI)编程操作。
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公开(公告)号：CN118946143A
公开(公告)日：2024-11-12
申请号：CN202410583160.7
申请日：2024-05-11
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体器件包括：栅电极结构，包括在垂直于衬底的上表面的第一方向上间隔开的栅电极，每个栅电极在平行于衬底的上表面的第二方向上延伸；存储沟道结构；以及支撑图案阵列，包括在第二方向和与第二方向交叉的第三方向上间隔开的支撑图案，其中，每个支撑图案具有包括三个顶点和三条边的形状，以及其中，第一支撑图案的最靠近第二支撑图案的第一顶点和第二支撑图案的最靠近第一支撑图案的第一顶点在第三方向上不对准，而是在第二方向上具有不同的位置。
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公开(公告)号：CN109768047A
公开(公告)日：2019-05-17
申请号：CN201811330978.9
申请日：2018-11-09
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11556
Abstract: 本发明公开一种三维半导体存储器件，该三维半导体存储器件包括：电极结构，包括交替地堆叠在基板上的栅电极和绝缘层；半导体图案，在基本上垂直于基板的顶表面的第一方向上延伸并穿过电极结构；隧道绝缘层，设置在半导体图案和电极结构之间；阻挡绝缘层，设置在隧道绝缘层和电极结构之间；以及电荷存储层，设置在阻挡绝缘层和隧道绝缘层之间。电荷存储层包括具有第一能带隙的多个第一电荷捕获层以及具有大于第一能带隙的第二能带隙的第二电荷捕获层。第一电荷捕获层嵌入在栅电极和半导体图案之间的第二电荷捕获层中。
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公开(公告)号：CN109119115A
公开(公告)日：2019-01-01
申请号：CN201810461051.2
申请日：2018-05-15
Applicant: 三星电子株式会社
CPC classification number: G11C16/12 , G11C11/5671 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C2211/562 , G11C2211/5621 , G11C16/30
Abstract: 一种存储器件，包括：存储单元阵列，包括第一开关单元、第二开关单元和多个存储单元，所述多个存储单元设置在所述第一开关单元和所述第二开关单元之间并连接到多个字线；和控制电路，被配置为通过将编程电压提供给所述多个字线之中的第一字线，将开关电压提供给所述多个字线之中的第二字线以及将通过电压提供给所述多个字线之中的剩余字线来执行编程操作。其中所述控制电路被配置为在所述编程操作的第一部分中关断所述第一开关单元和所述第二开关单元，并且被配置为在比第一部分稍后的编程操作的第二部分中导通所述第一开关单元并增加所述开关电压。
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公开(公告)号：CN108695338A
公开(公告)日：2018-10-23
申请号：CN201810268318.6
申请日：2018-03-28
Applicant: 三星电子株式会社
IPC: H01L27/11582
Abstract: 竖直堆叠存储器件包括掺杂半导体衬底，所述掺杂半导体衬底具有施加了源极电力的公共源极以及与公共源极间隔开的低带隙层，并且所述低带隙层包括低带隙材料。堆叠栅极结构具有沿第一方向交替地且竖直地堆叠在衬底上的栅电极和绝缘间层图案。沟道结构沿第一方向穿透堆叠栅极结构。沟道结构与低带隙层接触。电荷存储结构介于堆叠栅极结构和沟道结构之间。电荷存储结构配置为选择性地存储电荷，并且将存储的电荷提供给存储单元、堆叠栅极结构和沟道结构。
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Patent Agency Ranking
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公开(公告)号：CN109119115B
公开(公告)日：2023-08-15
申请号：CN201810461051.2
申请日：2018-05-15
Applicant: 三星电子株式会社
Abstract: 一种存储器件，包括：存储单元阵列，包括第一开关单元、第二开关单元和多个存储单元，所述多个存储单元设置在所述第一开关单元和所述第二开关单元之间并连接到多个字线；和控制电路，被配置为通过将编程电压提供给所述多个字线之中的第一字线，将开关电压提供给所述多个字线之中的第二字线以及将通过电压提供给所述多个字线之中的剩余字线来执行编程操作。其中所述控制电路被配置为在所述编程操作的第一部分中关断所述第一开关单元和所述第二开关单元，并且被配置为在比第一部分稍后的编程操作的第二部分中导通所述第一开关单元并增加所述开关电压。
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公开(公告)号：CN115394782A
公开(公告)日：2022-11-25
申请号：CN202210558714.9
申请日：2022-05-20
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582 , H01L27/11524 , H01L27/11529 , H01L27/11548 , H01L27/11556 , H01L27/108
Abstract: 一种半导体器件和包括其的电子系统，该半导体器件包括外围电路结构、半导体层、源极导电层、连接模层、支撑导电层、掩埋绝缘层、栅极堆叠结构、模结构、穿过栅极堆叠结构的沟道结构和支撑物层、穿过模结构和掩埋绝缘层的通孔通路、在栅极堆叠结构和模结构之间的坝结构、在坝结构上的上支撑物层、以及穿过栅极堆叠结构和上支撑物层的字线分隔层。坝结构包括第一间隔物、在第一间隔物内的第二间隔物、连接到上支撑物层并部分地在第二间隔物的内侧壁上或覆盖第二间隔物的内侧壁的下支撑物层、以及具有由第二间隔物限定的侧壁和由下支撑物层限定的顶端的气隙。
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公开(公告)号：CN109256390A
公开(公告)日：2019-01-22
申请号：CN201810762317.7
申请日：2018-07-12
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11582
Abstract: 提供了一种垂直存储器件及其制造方法。该垂直存储器件包括堆叠在衬底上的栅电极层、贯穿栅电极层的沟道层、以及第一外延层，第一外延层与沟道层的下部接触并包括具有比沟道层的外径小的直径的区域。
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公开(公告)号：CN108630275B
公开(公告)日：2023-10-13
申请号：CN201711419411.4
申请日：2017-12-25
Applicant: 三星电子株式会社
Abstract: 本发明提供一种非易失性存储器装置及其编程方法。提供一种执行多个编程循环的非易失性存储器装置的编程方法。所述多个编程循环中的至少一个编程循环包括：在第一间隔和第二间隔期间将选择的单元串的通道划分为第一侧通道和第二侧通道；在第一间隔期间，通过施加第一电平的串选择线电压来使选择的单元串的串选择晶体管截止，并升高第一侧通道的第一电压和第二侧通道的第二电压；在第二间隔期间，通过施加与第一电平不同的第二电平的串选择线电压来使串选择晶体管导通，并对与第一侧通道或第二侧通道对应的选择的存储器单元执行热载流子注入(HCI)编程操作。
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