公开(公告)号：CN101447454A

公开(公告)日：2009-06-03

申请号：CN200710178324.4

申请日：2007-11-28

Applicant: 中国科学院微电子研究所

Inventor： 周华杰 ,  徐秋霞

IPC: H01L21/8234 ,  H01L21/8238 ,  H01L21/76 ,  H01L21/28

Abstract: 本发明公开了一种调节全硅化金属栅的栅功函数的方法，包括：局部氧化隔离或浅槽隔离，进行注入前氧化，然后注入14N+；漂净注入前氧化膜，栅氧化，并沉积多晶硅；光刻、刻蚀形成多晶硅栅电极；注入金属杂质；淀积金属镍Ni，退火硅化，使金属镍和多晶硅完全反应形成全硅化物金属栅；选择去除未反应的金属镍Ni。利用本发明，易于集成，实现了与CMOS工艺的良好兼容。

公开(公告)号：CN100369207C

公开(公告)日：2008-02-13

申请号：CN200510011506.3

申请日：2005-03-31

Applicant: 中国科学院微电子研究所

Inventor： 徐秋霞 ,  李瑞钊

IPC: H01L21/28 ,  H01L21/336 ,  H01L21/8238

Abstract: 本发明属于超深亚微米及以下特征尺寸半导体器件制备方法，特别涉及用于超深亚微米金属栅CMOS制造的一种替代栅制备技术。用金属作栅电极，可以从根本上消除栅耗尽效应和硼穿透现象，同时获得非常低的栅电极薄层电阻。本发明采用嵌入式金属栅CMOS工艺(即替代栅制备工艺)实现了一种新颖的金属栅CMOS技术。在这种嵌入式金属栅CMOS工艺中，主要关键技术之一是一套替代栅的制备技术，它包括替代栅材料的选取，精细的替代栅图形的成形，平坦化和替代栅的去除。

公开(公告)号：CN100342497C

公开(公告)日：2007-10-10

申请号：CN200410047532.7

申请日：2004-05-21

Applicant: 中国科学院微电子研究所

Inventor： 徐秋霞 ,  钱鹤 ,  刘明 ,  赵玉印

IPC: H01L21/28 ,  H01L21/027 ,  H01L21/336 ,  H01L21/8234

Abstract: 一种纳米线宽多晶硅栅刻蚀掩膜图形的形成方法，其主要步骤如下：(1)在超薄栅介质上淀积多晶硅，然后淀积TEOS SiO2薄膜；(2)光刻栅图形；(3)胶的灰化；(4)氟化和烘烤；(5)反应离子腐蚀TEOS SiO2；(6)去胶清洗；(7)湿法化学腐蚀TEOS SiO2，达到需要线宽止。本发明可制备15-50纳米线宽的多晶硅栅刻蚀掩膜图形。

公开(公告)号：CN1754860A

公开(公告)日：2006-04-05

申请号：CN200410080409.5

申请日：2004-09-29

Applicant: 中国科学院微电子研究所

Inventor： 徐秋霞 ,  王大海 ,  柴淑敏

IPC: C04B35/622 ,  C04B35/58

Abstract: 一种适用于纳米器件制造的硅化物工艺，其主要步骤是清洗、真空退火处理、溅射Ni薄膜、溅射TiN薄膜、快速热退火、选择腐蚀、玻璃淀积、接触孔形成和金属化。本发明在Ni膜上加一盖帽层氮化钛，形成TiN/Ni/Si结构，同时改进清洗方法，优化薄膜厚度和硅化反应的条件，获得了很好的结果。不但薄膜的薄层电阻明显减小，而且热稳定性有了明显的提高，即由低阻NiSi相向高阻NiSi2相转变的温度提高了，浅结漏电流得到改善。与常规Ti和Co硅化物工艺比较，该方法工艺步骤少，成本低，器件性能改善显著，因而极具吸引力。特别在亚50纳米技术中是常规Ti和Co硅化物工艺所不可替代的工艺。

公开(公告)号：CN1700421A

公开(公告)日：2005-11-23

申请号：CN200410047532.7

申请日：2004-05-21

Applicant: 中国科学院微电子研究所

Inventor： 徐秋霞 ,  钱鹤 ,  刘明 ,  赵玉印

IPC: H01L21/28 ,  H01L21/027 ,  H01L21/336 ,  H01L21/8234

Abstract: 一种纳米线宽多晶硅栅刻蚀掩膜图形的形成方法，其主要步骤如下：(1)在超薄栅介质上淀积多晶硅，然后淀积TEOS SiO2薄膜；(2)光刻栅图形；(3)胶的灰化；(4)氟化和烘烤；(5)反应离子腐蚀TEOS SiO2；(6)去胶清洗；(7)湿法化学腐蚀TEOS SiO2，达到需要线宽止。本发明可制备15－50纳米线宽的多晶硅栅刻蚀掩膜图形。

公开(公告)号：CN108364910B

公开(公告)日：2021-01-15

申请号：CN201810143686.8

申请日：2018-02-11

Applicant: 中国科学院微电子研究所

Inventor： 徐秋霞 ,  周娜 ,  李俊峰 ,  洪培真 ,  许高博 ,  孟令款 ,  贺晓彬 ,  陈大鹏 ,  叶甜春

IPC: H01L21/8238 ,  H01L27/092

Abstract: 本发明公开了一种纳米线阵列围栅MOSFET结构及其制作方法。其中，该制作方法包括：在衬底上形成由浅沟槽隔离区分隔开的N型MOSFET区域和/或P型MOSFET区域；在衬底上光刻出纳米线图案，并交替采用各向异性和各向同性等离子体刻蚀形成多层纳米线堆叠的硅纳米线阵列结构；在硅纳米线阵列结构的每个纳米线上形成牺牲氧化层，以调控纳米线的形状，然后去除牺牲氧化层；对于P型MOSFET区域，在硅纳米线上进行SiGe选择外延生长，SiGe上可选择覆盖Si膜作为保护膜，然后进行浓缩氧化，得到SiGe纳米线阵列结构；以及在纳米线阵列结构的周围制作高K栅介质层和金属栅层。该纳米线阵列围栅MOSFET结构既保留了Si纳米线围栅NMOSFET电子的良好迁移率，又提高了SiGe纳米线围栅PMOSFET的空穴迁移率。

公开(公告)号：CN105742153B

公开(公告)日：2019-09-24

申请号：CN201410766446.5

申请日：2014-12-11

Applicant: 中国科学院微电子研究所

Inventor： 洪培真 ,  殷华湘 ,  徐唯佳 ,  马小龙 ,  徐秋霞 ,  李俊峰 ,  赵超

IPC: H01L21/02 ,  H01L21/336 ,  B82Y40/00

Abstract: 一种形成级联纳米线的方法，包括：步骤1、在衬底上形成硬掩膜图形；步骤2、以硬掩膜图形为掩膜，对衬底执行刻蚀工艺，形成凹陷部和连接部；步骤3、执行氧化工艺，在凹陷部和连接部以及衬底上形成保护层；步骤4、循环多次执行步骤2和步骤3，相邻的连接部之间形成级联纳米线；步骤5、清洗并去除硬掩膜图形。依照本发明的形成级联纳米线的方法，在同一个腔室内交替进行等离子体刻蚀与氧等离子体氧化，与现有的CMOS工艺兼容并且无厚重的侧壁CxFy聚合物，降低了成本、提高了效率。

公开(公告)号：CN108962750A

公开(公告)日：2018-12-07

申请号：CN201810745480.2

申请日：2018-07-09

Applicant: 中国科学院微电子研究所

Inventor： 李俊杰 ,  徐秋霞 ,  周娜 ,  殷华湘 ,  贺晓彬 ,  李俊峰 ,  王文武

IPC: H01L21/335 ,  H01L29/775 ,  B82Y10/00

CPC classification number: H01L29/66439 ,  B82Y10/00 ,  H01L29/775

Abstract: 本发明提供了一种纳米线围栅MOS器件及其制备方法。该方法在形成纳米线堆叠之后，先采用覆盖性很强的化学气相沉积工艺将介电材料填充到相邻的纳米线之间具有凹槽，使介电材料能够具有很强的填充能力，从而包裹所述纳米线的鳍结构，然后再形成跨所述鳍结构的假栅，从而使假栅材料不会填充到纳米线之间的凹槽中，进而通过刻蚀去除凹槽中的介电材料，保证了栅堆叠与纳米线之间更好地接触，进而提高了器件的性能。并且，本申请通过先在纳米线之间的凹槽中填充上述介电材料，然后再形成假栅，有效避免了现有技术中凹槽中残留假栅材料的情况，有效地降低了假栅刻蚀步骤的工艺难度，使之与目前主流量产的鳍结构场效应晶体管制造工艺兼容。

公开(公告)号：CN104282560B

公开(公告)日：2018-07-27

申请号：CN201310274977.8

申请日：2013-07-02

Applicant: 中国科学院微电子研究所

Inventor： 殷华湘 ,  马小龙 ,  徐唯佳 ,  徐秋霞 ,  朱慧珑

IPC: H01L21/336 ,  H01L21/28 ,  H01L29/78 ,  H01L29/10 ,  H01L29/423

CPC classification number: H01L29/66795 ,  H01L29/0673 ,  H01L29/42384 ,  H01L29/66439 ,  H01L29/78696

Abstract: 本发明公开了种堆叠纳米线MOS晶体管及其制作方法,包括:多个纳米线堆叠,在衬底上沿第方向延伸;多个栅极堆叠,沿第二方向延伸并且跨越了每个纳米线堆叠;多个源漏区,位于每个栅极堆叠沿第二方向两侧;多个沟道区,由位于多个源漏区之间的纳米线堆叠构成;其中多个纳米线堆叠为级联的多个纳米线构成的堆叠。依照本发明的堆叠纳米线MOS晶体管及其制作方法,通过多次回刻、侧向刻蚀沟槽并填充,形成了质量良好的级联的纳米线堆叠,以较低的成本充分增大导电沟道有效宽度,并且提高了有效导电总截面面积,从而提高驱动电流。

公开(公告)号：CN108039368A

公开(公告)日：2018-05-15

申请号：CN201711102749.7

申请日：2017-11-09

Applicant: 中国科学院微电子研究所

Inventor： 徐秋霞 ,  许高博 ,  陶桂龙 ,  李俊峰 ,  陈大鹏 ,  叶甜春

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/265

Abstract: 本发明公开了一种N型MOSFET的制作方法，包括：在衬底上形成N型MOSFET的一部分，包括：在衬底上方的假栅叠层以及围绕假栅叠层的栅极侧墙；去除假栅叠层以形成栅极开口；在栅极开口处依次形成界面氧化物层、高K栅介质层和第一金属栅层；利用各向同性的等离子体掺杂在第一金属栅层中掺杂离子，使掺杂离子仅仅分布在第一金属栅层中；在第一金属栅层上形成第二金属栅层以填充栅极开口；以及进行退火处理使掺杂离子扩散并聚积在高K栅介质层与第一金属栅层之间的上界面处以及高K栅介质层与界面氧化物层之间的下界面处，并且在该上界面处、下界面处通过界面反应形成电偶极子。该方法解决了离子注入阴影效应、小能量注入时的能量污染等问题。