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公开(公告)号：CN102867773A
公开(公告)日：2013-01-09
申请号：CN201110187767.6
申请日：2011-07-06
Applicant: 中国科学院微电子研究所
Inventor： 孟令款
IPC: H01L21/762
Abstract: 一种降低HDPCVD缺陷的方法，采用原位刻蚀、远程等离子体刻蚀和低压远程等离子体刻蚀相结合的清洗工艺清除HDPCVD设备沉积过程中或沉积后腔体上残余的沉积薄膜颗粒，以免缺陷掉落在正在沉积的沟槽中，造成孔洞问题；该方法还可以除去由腔体中剩余的颗粒在沉积后掉落在晶圆上而形成大的难以去除的表面缺陷。
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公开(公告)号：CN102592989A
公开(公告)日：2012-07-18
申请号：CN201110003118.6
申请日：2011-01-07
Applicant: 中国科学院微电子研究所
IPC: H01L21/311 , H01L21/768
CPC classification number: H01L21/31055 , H01L21/76801 , H01L29/78
Abstract: 本发明公开了一种层间电介质层(ILD)的近界面平坦化回刻方法，包括：在晶圆表面通过化学气相沉积或者氧化方法沉积或生长一层厚的SiO2；旋涂一层SOG，然后热处理获得较为均匀的叠层结构；利用等离子体刻蚀进行SOG回刻，接近SiO2近界面时停止；等离子回刻余下的近界面SOG/SiO2结构直到所需厚度。由于采用了近界面两步刻蚀，得到了极佳的ILD平整表面，不仅在晶片中心区而且乃至在边缘处也仍然能得到平坦整齐的ILD表面。
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公开(公告)号：CN105679662B
公开(公告)日：2018-11-27
申请号：CN201610033601.1
申请日：2016-01-19
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种堆叠式围栅纳米线器件假栅电极制备方法，包括：在半导体衬底上形成堆叠纳米线结构，所述纳米线结构包括至少一层纳米线，所述纳米线结构的两端通过支撑衬垫与半导体衬底连接；在所述纳米线结构上淀积栅介质层和假栅电极材料层；在所述假栅电极材料层上形成假栅掩模图形；在所述假栅掩模图形保护下对所述假栅电极材料层进行第一刻蚀，直至所述纳米线结构中最上层纳米线上的栅介质层露出；对剩余的假栅电极材料层进行第二刻蚀，直至半导体衬底上最底部的栅介质层露出。
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公开(公告)号：CN105719961B
公开(公告)日：2018-08-10
申请号：CN201610080648.3
申请日：2016-02-04
Applicant: 中国科学院微电子研究所
Abstract: 本发明提供了一种堆叠围栅纳米线制造方法，包括：a)在半导体衬底上形成掩模层；b)在掩模层上形成嵌段共聚物；c)使嵌段共聚物定向自组装，形成第一区域和第二区域；d)去除第一区域保留第二区域以形成预定图案；e)根据预定图案对掩膜层进行刻蚀，以形成掩模层图案；f)根据掩模层图案，刻蚀半导体衬底以形成沟槽；g)在沟槽的底部及侧壁采用钝化性气体形成聚合物保护层；以及h)重复执行步骤f)和步骤g)，以形成堆叠围栅纳米线。本发明利用自组装技术可以获得纳米尺度的器件结构，特别是采用的制备方法与当前普遍使用的半导体制造技术相兼容，并且纳米线制备技术更为简单，且纳米线尺寸较易控制，不同层间对准性好。
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公开(公告)号：CN105565260B
公开(公告)日：2018-06-26
申请号：CN201610066983.8
申请日：2016-01-29
Applicant: 中国科学院微电子研究所
IPC: B81C1/00 , G03F7/00 , H01L21/027
Abstract: 本发明提供了一种嵌段共聚物自组装制造纳米结构的方法，包括以下步骤：提供半导体衬底，在所述半导体衬底上形成掩模层；在所述掩模层上形成缓冲层；在所述缓冲层上形成嵌段共聚物；对所述嵌段共聚物进行定向自组装，分别形成由所述嵌段共聚物的第一组分和第二组分构成的第一区域和第二区域；在所述第二区域中选择性沉积金属氧化物，形成增强的第二区域；选择性地去除所述第一区域并保留所述增强的第二区域以形成预定图案；利用所述预定图案对所述缓冲层进行刻蚀以形成缓冲层图案；以所述缓冲层图案为掩模，对所述掩模层进行刻蚀，以形成掩模层图案。由于在本发明的方法中引入了缓冲层，能够得到高保真和重复性好的刻蚀结构。
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Patent Agency Ranking
公开(公告)号：CN105719961A
公开(公告)日：2016-06-29
申请号：CN201610080648.3
申请日：2016-02-04
Applicant: 中国科学院微电子研究所
CPC classification number: H01L29/42356 , B82Y40/00 , H01L29/401
Abstract: 本发明提供了一种堆叠围栅纳米线制造方法，包括：a)在半导体衬底上形成掩模层；b)在掩模层上形成嵌段共聚物；c)使嵌段共聚物定向自组装，形成第一区域和第二区域；d)去除第一区域保留第二区域以形成预定图案；e)根据预定图案对掩膜层进行刻蚀，以形成掩模层图案；f)根据掩模层图案，刻蚀半导体衬底以形成沟槽；g)在沟槽的底部及侧壁采用钝化性气体形成聚合物保护层；以及h)重复执行步骤f)和步骤g)，以形成堆叠围栅纳米线。本发明利用自组装技术可以获得纳米尺度的器件结构，特别是采用的制备方法与当前普遍使用的半导体制造技术相兼容，并且纳米线制备技术更为简单，且纳米线尺寸较易控制，不同层间对准性好。
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公开(公告)号：CN105584986A
公开(公告)日：2016-05-18
申请号：CN201410571338.2
申请日：2014-10-23
Applicant: 中国科学院微电子研究所
Abstract: 本发明提供了一种硅深孔刻蚀方法，包括：a.在硅片(100)上均匀涂覆掩膜(101)，在掩膜(101)上形成所需图形；b.基于掩膜(101)图案，采用稳态工艺在所述硅片上刻蚀深孔(102)；c.在所述第一深孔(102)的侧壁及底部形成钝化层(200)；d.去除位于所述所述深孔(102)底部的钝化层(200)；e.采用bosch工艺进行交替深刻蚀，对深孔进行深化，得到加深的第二深孔(103)；f.去除钝化层(200)。本发明将稳态刻蚀工艺与bosch刻蚀工艺相结合，有效消除了槽顶部侧壁的锯齿形貌，并弱化了底切现象(under cut)，有效的提高了器件的可靠性与寿命。
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公开(公告)号：CN102903621B
公开(公告)日：2016-02-17
申请号：CN201110215069.2
申请日：2011-07-29
Applicant: 中国科学院微电子研究所
IPC: H01L21/28 , H01L21/336
CPC classification number: H01L21/31053 , H01L21/28079 , H01L21/28088 , H01L21/31055 , H01L21/31116 , H01L21/823807 , H01L29/66545
Abstract: 一种半导体器件的制造方法，包括提供半导体衬底，在半导体衬底上形成有栅导体层和位于栅导体层两侧的源极区和漏极区。在半导体衬底上形成蚀刻停止层。在蚀刻停止层上形成LTO层。化学机械平坦化所述LTO层。在平坦化的LTO层上形成SOG层，所述蚀刻停止层、LTO层和SOG层构成前金属绝缘层。回刻蚀前金属绝缘层的SOG层和蚀刻停止层，从而露出栅导体层。除去栅导体层。
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公开(公告)号：CN104078418A
公开(公告)日：2014-10-01
申请号：CN201310110195.0
申请日：2013-03-29
Applicant: 中国科学院微电子研究所
Inventor： 孟令款
IPC: H01L21/768 , H01L21/311
CPC classification number: H01L21/76835 , H01L21/76816
Abstract: 本发明公开了一种半导体器件制造方法，包括：在衬底上的第一层间介质层中刻蚀形成多个第一开口；在多个第一开口中以及第一层间介质层上形成开口修饰层，开口修饰层部分填充多个第一开口形成多个第二开口；在多个第二开口中以及开口修饰层上形成第二层间介质层；平坦化第二层间介质层，停止在第一层间介质层上，露出开口修饰层；刻蚀开口修饰层，直至暴露衬底，形成多个第三开口，其中第三开口的深宽比大于第一开口的深宽比。依照本发明的半导体器件制造方法，基于传统光刻工艺的条件下制备出较大的氧化硅深孔，然后沉积氮化硅薄膜以及再次填充氧化硅，并采用独特的碳氟基气体来刻蚀去除氮化硅垫层从而得到氧化硅深孔，从而获得较高深宽比结构。
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公开(公告)号：CN103681274A
公开(公告)日：2014-03-26
申请号：CN201210336478.2
申请日：2012-09-12
Applicant: 中国科学院微电子研究所
IPC: H01L21/28
CPC classification number: H01L29/66545 , H01L21/31055 , H01L21/31144 , H01L21/32139 , H01L29/51 , H01L29/66492 , H01L29/66621 , H01L29/66833
Abstract: 本发明提供了一种假栅结构的制造方法。本发明在假栅材料层之上形成了ONO结构和顶层非晶硅层，首先以图案化的顶层非晶硅层为掩膜对ONO结构进行刻蚀，能够精确地控制其尺寸和剖面形貌，使ONO结构成为所期望的假栅材料层的掩膜，并且能够控制ONO各层刻蚀速率和厚度；接着，以ONO结构为掩膜刻蚀假栅材料层，同样实现图形的精确转移，使得假栅关键尺寸和剖面形貌得到精确控制，使得后续形成的金属栅极具有良好的粗糙度，保证了器件的性能及其稳定性。
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