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公开(公告)号：CN113035941A
公开(公告)日：2021-06-25
申请号：CN202110217788.1
申请日：2021-02-26
Applicant: 中国科学院微电子研究所
IPC: H01L29/10 , H01L29/06 , H01L29/167 , H01L29/423 , H01L29/78 , H01L21/336
Abstract: 本发明公开了一种GAAFET器件的沟道结构及其制备方法，属于半导体工艺技术领域，能够提供集成度更高、栅控更好的器件。本发明的沟道结构包括硅衬底、沟道层以及多层硅层和多层支撑层，多层硅层依次层叠在硅衬底上，支撑层设于硅衬底与硅层之间和相邻两层硅层之间，沟道层设于硅层的表面，PMOS器件沟道层为单晶SiGeSn层，此时低组分的Sn有利于空穴迁移率的提高，NMOS器件沟道层是在释放后的Si纳米片上面依次性外延的SiGe/Si，Ge的浓度小于或等于0.3，此时Si为应变硅，有利于电子迁移率的提升。本发明的制备方法包括如下步骤：提供一硅衬底；在硅衬底上形成硅层和支撑层；在硅层的表面形成沟道层。本发明的沟道结构及其制备方法可用于GAAFET器件。
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公开(公告)号：CN109904060B
公开(公告)日：2021-05-04
申请号：CN201910105271.6
申请日：2019-02-01
Applicant: 中国科学院微电子研究所
IPC: H01L21/02
Abstract: 本申请提供了一种半导体结构与其制作方法。该方法包括应力大于或者等于1GPa的结构层的制作过程，结构层的制作过程包括：多个沉积步骤，沉积步骤为在基底的表面上或者已经沉积的预结构子层的表面上沉积一个预结构子层，预结构子层的厚度在100～400nm之间；刻蚀步骤，在沉积步骤之后，刻蚀步骤为在一个预结构子层的厚度或者多个预结构子层的总厚度大于400nm的情况下，对厚度大于400nm的一个预结构子层进行退火或者对总厚度大于400nm的多个预结构子层进行刻蚀，至少一个刻蚀步骤使得刻蚀后的各预结构子层在基底表面的投影重合；退火步骤，刻蚀步骤后有一个退火步骤。该制作方法得到的半导体结构中的结构层的裂纹较少。
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公开(公告)号：CN111681951A
公开(公告)日：2020-09-18
申请号：CN202010762696.7
申请日：2020-07-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 中国科学院微电子研究所
IPC: H01L21/02 , H01L29/267
Abstract: 本申请实施例提供了一种半导体结构及其制造方法，包括提供硅衬底，在硅衬底上外延形成锗膜，在锗膜上外延生长砷化镓膜，这样将锗膜作为硅衬底和砷化镓膜层之间的缓冲层，改善硅衬底和砷化镓膜层之间的晶格失配，减少砷化镓膜层中的反向畴，减少砷化镓膜层中的缺陷，提高基于砷化镓膜层的器件的性能。
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公开(公告)号：CN111599759A
公开(公告)日：2020-08-28
申请号：CN202010495562.3
申请日：2020-06-03
Applicant: 中国科学院微电子研究所
IPC: H01L21/8234 , H01L27/088 , H01L29/78
Abstract: 本申请实施例提供了一种半导体器件及其制造方法，在衬底上形成第一掺杂材料层、沟道层和第二掺杂材料层的堆叠层，对堆叠层进行刻蚀得到第一隔离沟槽和第二隔离沟槽，在第一隔离沟槽中形成绝缘层，之后可以通过第二隔离沟槽从侧向对沟道层进行刻蚀，保留绝缘层侧壁上的沟道层，以形成第一掺杂材料层和第二掺杂材料层之间的间隙，在间隙中形成栅介质层和栅极。这样，源极和漏极为平行于衬底表面的水平膜层，绝缘层侧壁上保留的沟道层作为源极和漏极之间的竖直方向上的沟道，无需高成本高精度的刻蚀，因此能够利用较低的成本和简易的工艺得到小尺寸高性能的器件。此外，第一隔离沟槽可以对堆叠层进行进一步分隔，从而提高器件的集成度。
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公开(公告)号：CN110993780A
公开(公告)日：2020-04-10
申请号：CN201911222415.2
申请日：2019-12-03
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种热电器件的制备方法，包括以下步骤：提供第一衬底和第二衬底；在第一衬底上形成氧化层，以及在第二衬底上形成纳米线材料层；键合氧化层和纳米线材料层；并去除第二衬底；刻蚀纳米线材料层，形成若干纳米线；淀积高应力材料层，以提高若干纳米线内载流子的迁移率；在若干纳米线的两端形成接触电极；并在接触电极的外侧形成加热电极；退火处理。本发明提供的热电器件的制备方法，在形成若干纳米线后，在已形成的结构上淀积了一层高应力材料层，高应力材料层的存在可以在沟道区中引起应变，提高纳米线内载流子的迁移率，改善电导率，从而提高纳米线的热电品质因数ZT，增加热电转换效率。同时，本发明还提供了一种热电器件。
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Patent Agency Ranking
公开(公告)号：CN110793987A
公开(公告)日：2020-02-14
申请号：CN201911108971.7
申请日：2019-11-13
Applicant: 中国科学院微电子研究所
IPC: G01N23/207
Abstract: 本发明提供一种测试方法及装置，提供待测膜层后，可以利用X射线衍射设备对待测膜层的表面进行多个入射角度扫描，得到每个入射角度对应的多个检测角度下的X射线强度，由于X射线强度覆盖了多个入射角度以及多个检测角度，较为全面，而不同组分和几何粗糙度对X射线强度的影响不同，因此对这些X射线强度进行分析，可以得到待测膜层的组分非均匀信息和/或几何粗糙度，便于后续对待测膜层的研究。
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公开(公告)号：CN106611740A
公开(公告)日：2017-05-03
申请号：CN201510708606.5
申请日：2015-10-27
Applicant: 中国科学院微电子研究所
IPC: H01L21/762 , H01L27/12
Abstract: 本发明提供了一种衬底及其制造方法，包括：提供辅助衬底和支撑衬底，所述辅助衬底上至少包括外延层及所述外延层之上的钝化层，所述支撑衬底上至少包括掩埋介质层；将所述辅助衬底键合到所述支撑衬底上；去除所述辅助衬底；进行化学机械平坦化CMP直至所述外延层达到指定厚度。由于该钝化层能有效保减小该外延层在键合过程中受到的损伤，避免外延层中产生大量的缺陷，提升利用该外延层制造器件的性能及可靠性。
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公开(公告)号：CN111146326B
公开(公告)日：2024-04-05
申请号：CN201911222436.4
申请日：2019-12-03
Applicant: 中国科学院微电子研究所
Abstract: 本发明提供热电器件制备方法，包括步骤，提供第一衬底和第二衬底，在第一衬底上形成氧化层，在第二衬底上形成硅锗锡合金层；键合氧化层和硅锗锡合金层，并去除第二衬底；刻蚀硅锗锡合金层，以形成若干纳米线；淀积介质层，以隔离纳米线；在若干纳米线的两端形成接触电极，在接触电极的外侧形成加热电极；退火处理。本发明还提供热电器件，采用本发明提供的热电器件制备方法制备而成。本发明通过刻蚀硅锗锡合金层形成若干纳米线，即形成的纳米线为硅锗锡合金，由于将硅与第Ⅳ组中的其他元素，如锗和锡合金化，能够大大增加纳米线材料的电导率和载流子迁移率，降低纳米线材料的热导率，因此能够提高热电品质因数ZT，增加热电转换效率。
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公开(公告)号：CN111613584B
公开(公告)日：2023-07-25
申请号：CN202010494871.9
申请日：2020-06-03
Applicant: 中国科学院微电子研究所
IPC: H01L21/8234 , H01L27/088 , H01L29/78
Abstract: 本申请实施例提供了一种半导体器件及其制造方法，在衬底上形成第一掺杂材料层、沟道层和第二掺杂材料层的堆叠层，对堆叠层进行刻蚀得到垂直通孔和隔离沟槽，在垂直通孔中形成绝缘层，之后可以通过隔离沟槽从侧向对沟道层进行刻蚀，保留绝缘层侧壁上的沟道层，以形成第一掺杂材料层和第二掺杂材料层之间的间隙，在间隙中形成栅介质层和栅极。这样，源极和漏极为平行于衬底表面的水平膜层，绝缘层侧壁上保留的沟道层作为源极和漏极之间的竖直方向上的沟道，沟道的长度与膜层的厚度相关，无需高成本高精度的刻蚀，因此能够利用较低的成本和简易的工艺得到小尺寸高性能的器件。
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公开(公告)号：CN116207148A
公开(公告)日：2023-06-02
申请号：CN202111454488.1
申请日：2021-11-30
Applicant: 中国科学院微电子研究所
IPC: H01L29/778 , H01L29/10 , H01L21/335
Abstract: 本发明提供了一种半导体结构及其制备方法，该半导体结构包括基底，基底上方形成有组分渐变的硅锗虚拟衬底层，硅锗虚拟衬底层上方形成有第一硅锗限制层，第一硅锗限制层上形成有硅量子阱层，硅量子阱层上形成有第二硅锗限制层，第二硅锗限制层上形成有帽层。通过在形成组分渐变的硅锗虚拟衬底层的过程中，调节组分渐变的硅锗过度程度和生长温度，能够调控应变大小，实现通过硅锗虚拟衬底层的优化，有效减少穿透位错的向上延伸，形成可限制载流子的结构；再在硅锗虚拟衬底层上方依次形成第一硅锗限制层、硅量子阱层和第二硅锗限制层，使最终形成的半导体结构为包含高迁移率二维电子气的异质结结构，能够在硅量子阱层中制备出更多数量的量子位元。
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