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公开(公告)号：CN105390162A
公开(公告)日：2016-03-09
申请号：CN201510524223.2
申请日：2015-08-24
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 本发明提供了一种纠错解码器的操作方法、一种存储装置和一种纠错解码器的低密度奇偶校验方法。所述纠错解码器的操作方法包括步骤：接收数据；设置各可变节点的初始对数似然值；以及通过利用与选择的可变节点关联的最小值和最小候选值更新选择的可变节点的对数似然值来解码接收到的数据。最小值指示与选择的可变节点共享校验节点并包括选择的可变节点的各第一可变节点的对数似然值的绝对值的最小的值。最小候选值指示从第一可变节点中比对应于所述最小值的那一个节点更晚选择的各第二可变节点的对数似然值的绝对值中的大于所述最小值且最小的值。
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公开(公告)号：CN119380791A
公开(公告)日：2025-01-28
申请号：CN202410926917.8
申请日：2024-07-11
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 公开了存储器模块和存储器模块的控制器的操作方法。示例基于CXL（计算快速链接）的存储器模块包括存储器装置和控制器。所述存储器装置包括多个易失性存储器单元，并且存储数据或读取存储的数据。控制器通过CXL接口与主机装置通信并且控制存储器装置。控制器包括：纠错码（ECC）电路，通过将基于里德‑所罗门编码生成的奇偶校验向量添加到从主机装置接收的数据来生成第一码字；错误注入电路，生成错误码元并且通过将错误码元注入到第一码字的至少一部分中来生成第二码字；以及存储器装置接口，控制存储器装置，使得被注入错误码元的第二码字被存储在存储器装置中。控制器确定被注入到第二码字中的错误码元的数量。
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公开(公告)号：CN118335169A
公开(公告)日：2024-07-12
申请号：CN202311694517.0
申请日：2023-12-11
Applicant: 三星电子株式会社
Abstract: 提供了一种存储器件及其操作方法。所述存储器件包括：ECC电路，对输入数据执行ECC编码以生成写入数据；以及存储单元阵列，包括存储所述写入数据的多个存储单元。所述ECC电路包括：数据拆分器，将所述输入数据拆分成第一子数据和第二子数据；第一ECC编码器，对所述第一子数据执行ECC编码以生成第一子奇偶校验数据；第二ECC编码器，对所述第二子数据执行ECC编码以生成第二子奇偶校验数据；以及数据加扰器，基于所述存储单元阵列的结构对所述第一子数据、所述第二子数据、所述第一子奇偶校验数据和所述第二子奇偶校验数据执行数据加扰操作以生成所述写入数据。
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公开(公告)号：CN110377453B
公开(公告)日：2024-07-09
申请号：CN201910067433.1
申请日：2019-01-24
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 公开了一种半导体存储器装置和包括半导体存储器装置的存储器系统。所述半导体存储器装置包括：存储器单元阵列，包括多个存储器单元；纠错码(ECC)引擎，被配置为检测和/或校正读取数据中的至少一个错误位，并被配置为生成指示所述至少一个错误位是否被检测到和/或被校正的解码状态标志，其中，读取数据从存储器单元阵列读取；通道接口电路，被配置为从ECC引擎接收读取数据和解码状态标志，并被配置为将读取数据和解码状态标志发送至存储器控制器，其中，通道接口电路被配置为通过引脚将解码状态标志发送至存储器控制器；控制逻辑电路，被配置为响应于来自存储器控制器的地址和命令，控制ECC引擎和通道接口电路。
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Patent Agency Ranking
公开(公告)号：CN111092620B
公开(公告)日：2024-01-12
申请号：CN201910481581.8
申请日：2019-06-04
Applicant: 三星电子株式会社
IPC: H03M13/37
Abstract: 公开了一种半导体存储器装置、控制器和存储器系统。所述半导体存储器装置包括：存储器单元阵列，包括多个存储器单元；以及纠错码(ECC)解码器，被配置为：接收从存储器单元阵列的选择的存储器单元输出的第一数据和奇偶校验数据。当半导体存储器装置的读取操作被执行时，ECC解码器基于第一数据和奇偶校验数据生成校验子，通过所述校验子生成第二数据和指示第一数据的错误的类型的解码状态标志(DSF)，并将第二数据和DSF输出至半导体存储器装置的外部的外部装置。
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公开(公告)号：CN117316225A
公开(公告)日：2023-12-29
申请号：CN202310455059.9
申请日：2023-04-25
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C11/408 , G11C11/4091 , G11C11/4093
Abstract: 本公开提供了一种存储器件及其刷新方法。所述存储器件可以包括：计数器，所述计数器分别对应于行并且每个计数器被配置为对相应行的访问次数进行计数；刷新控制电路；队列；以及第一标志，所述第一标志分别对应于所述行。所述刷新控制电路可以每个刷新时段改变在刷新时段内设置的第二标志，并且基于以下项来确定是否将传入行地址放入所述队列：所述计数器当中的与由所述传入行地址指示的目标行相对应的计数器的计数值，所述第一标志当中的与所述目标行相对应的第一标志的第一标志值，以及在当前刷新时段内设置的所述第二标志的第二标志值。
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公开(公告)号：CN109818626B
公开(公告)日：2023-08-29
申请号：CN201811397209.0
申请日：2018-11-22
Applicant: 三星电子株式会社
IPC: H03M13/11
Abstract: 本公开提供了解码低密度奇偶校验码的方法、解码器及存储器系统。一种解码低密度奇偶校验(LDPC)码的方法，包括：将LDPC码的奇偶校验矩阵划分为多个子块。该方法还包括：对于多次解码迭代中的每一个，在解码调度中执行多个子块中的多个目标子块中的每个目标子块的节点操作，所述多个目标子块对应于多次解码迭代中的当前解码迭代，基于每个目标子块的节点操作的结果来估计每个目标子块的可靠性，并基于每个目标子块的可靠性来调整解码调度。
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公开(公告)号：CN116107798A
公开(公告)日：2023-05-12
申请号：CN202211393645.7
申请日：2022-11-08
Applicant: 三星电子株式会社
Abstract: 一种存储器控制器包括纠错码(ECC)引擎和错误管理电路。ECC引擎被配置为：在读取操作期间，对所读取的码字集执行ECC解码，以生成与在所读取的码字集中所包括的用户数据集中的可纠正错误相关联的第一校验子和第二校验子；基于第一校验子和第二校验子来纠正可纠正错误；以及将第二校验子提供给错误管理电路。错误管理电路被配置为：累积与多个可纠正错误相关联的并且通过多个读取操作获得的第二校验子作为多个第二校验子，存储多个第二校验子，将多个第二校验子与错误模式集进行比较，以及基于比较来预测不可纠正错误的发生。
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公开(公告)号：CN115994049A
公开(公告)日：2023-04-21
申请号：CN202210773795.4
申请日：2022-07-01
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 一种半导体存储器装置包括存储器单元阵列、管芯上错误校正码(ECC)引擎和控制逻辑电路。管芯上ECC引擎基于ECC在写入操作中：对主数据执行ECC编码以生成第一奇偶校验数据；基于中毒模式信号用中毒标志选择性地替换所述第一奇偶校验数据的一部分以生成第二奇偶校验数据；将所述主数据提供给所述存储器单元阵列的目标页中的正常单元区域；并且将所述第一奇偶校验数据提供给所述目标页中的奇偶校验单元区域或将所述中毒标志和所述第二奇偶校验数据提供给所述奇偶校验单元区域。所述控制逻辑电路基于来自存储器控制器的命令和地址控制所述管芯上ECC引擎并且生成所述中毒模式信号。
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