公开(公告)号：CN112310086A

公开(公告)日：2021-02-02

申请号：CN202010711456.4

申请日：2020-07-22

Applicant: 瑞萨电子株式会社

Inventor： 山口直

IPC: H01L27/11507 ,  H01L27/1159

Abstract: 本公开的实施例涉及半导体器件及其制造方法。形成包含铪、氧和第一元素的第一非晶膜，并且在第一非晶膜上形成包含不同于铪、氧和第一元素中的任一种的第二元素的多个晶粒。在多个晶粒和第一非晶膜之上形成包含不同于铪和第二元素中的任一种的第三元素的绝缘膜，从而形成包含第二元素和第三元素的多个晶粒。在多个晶粒和第一非晶膜上形成包含与第一非晶膜的材料相同的材料的第二非晶膜。通过执行热处理，使第一非晶膜和第二非晶膜结晶，以分别形成斜方晶的第一铁电膜和斜方晶的第二铁电膜。

公开(公告)号：CN109494225A

公开(公告)日：2019-03-19

申请号：CN201811052382.7

申请日：2018-09-10

Applicant: 瑞萨电子株式会社

Inventor： 山口直

IPC: H01L27/11524 ,  H01L27/1157 ,  H01L29/41

Abstract: 本申请涉及半导体器件及其制造方法。形成存储器栅极电极和控制栅极电极以覆盖从半导体衬底的上表面突出的鳍。被存储器栅极电极和控制栅极电极覆盖的鳍的部分被作为存储器单元的源极区域和漏极区域的一部分的硅化物层夹住。该硅化物层形成为硅化物层。

公开(公告)号：CN107785377A

公开(公告)日：2018-03-09

申请号：CN201710614700.3

申请日：2017-07-26

Applicant: 瑞萨电子株式会社

Inventor： 山口直

IPC: H01L27/11568

CPC classification number: H01L27/11568 ,  H01L21/02123 ,  H01L21/02126 ,  H01L21/02129 ,  H01L21/02164 ,  H01L21/02216 ,  H01L21/02263 ,  H01L21/02337 ,  H01L21/3105 ,  H01L21/31053 ,  H01L21/31055 ,  H01L21/3212 ,  H01L21/32134 ,  H01L21/76801 ,  H01L21/76802 ,  H01L21/76814 ,  H01L21/76826 ,  H01L21/76837 ,  H01L21/76877 ,  H01L21/823821 ,  H01L27/11573 ,  H01L29/0649 ,  H01L29/40117 ,  H01L29/42344 ,  H01L29/456 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/66568 ,  H01L29/6659 ,  H01L29/785

Abstract: 本公开涉及制造半导体装置的方法。改善了半导体装置的性能和可靠性。形成绝缘膜，使得嵌入控制栅极电极、存储器栅极电极和栅极电极，然后通过第一抛光来露出控制栅极电极、存储器栅极电极和栅极电极的顶部。随后，通过去除栅极电极形成沟槽并用金属膜填充，并且执行第二抛光以形成包括该金属膜的栅极电极。绝缘膜是具有高间隙填充特性的O3-TEOS膜，因此减少了绝缘膜中缝的形成。此外，在第一抛光之前，O3-TEOS膜在氧化气氛中经受热处理，从而减少第二抛光期间绝缘膜的凹陷。

公开(公告)号：CN107507864A

公开(公告)日：2017-12-22

申请号：CN201710356508.9

申请日：2017-05-19

Applicant: 瑞萨电子株式会社

Inventor： 山口直

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L27/11568 ,  H01L21/28282 ,  H01L21/2855 ,  H01L21/324 ,  H01L21/67167 ,  H01L21/76224 ,  H01L27/11573 ,  H01L29/0649 ,  H01L29/0847 ,  H01L29/1037 ,  H01L29/42344 ,  H01L29/45 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/66833 ,  H01L29/7851 ,  H01L29/792 ,  H01L29/785

Abstract: 公开了半导体器件及其制造方法。在防止元件的性能由于应力的增加被恶化的同时降低FINFET的电阻，从而提高半导体器件的性能。当形成在第一鳍部的上侧上的存储单元和形成在第二鳍部的上侧上的n晶体管被安装在同一半导体衬底上时，具有存储单元的源极/漏极区域的第一鳍部的表面被硅化物层覆盖，并且n晶体管的源极/漏极区域的一部分由覆盖第二鳍部的表面的外延层形成。

公开(公告)号：CN105280751A

公开(公告)日：2016-01-27

申请号：CN201510278644.1

申请日：2015-05-27

Applicant: 瑞萨电子株式会社

Inventor： 山口直

IPC: H01L31/14 ,  H01L31/18

CPC classification number: H01L27/14645 ,  H01L27/14603 ,  H01L27/1462 ,  H01L27/14621 ,  H01L27/14627 ,  H01L27/14629 ,  H01L27/14636 ,  H01L27/14685 ,  H01L27/14689 ,  H01L31/145 ,  H01L31/18

Abstract: 本发明涉及半导体器件及其制造方法。公开了具有改进的性能的半导体器件。在半导体器件中，在半导体基板的主表面之上形成绝缘膜部分以覆盖光电二极管，在与光电二极管的中心重叠的部分中的绝缘膜部分的上表面中形成凹形部分，并且在绝缘膜部分之上形成透射膜以闭合凹形部分。通过凹形部分和透射膜形成空间，并且该空间被布置为在平面图中与光电二极管的中心重叠。

公开(公告)号：CN111640789B

公开(公告)日：2024-08-20

申请号：CN202010130422.6

申请日：2020-02-28

Applicant: 瑞萨电子株式会社

Inventor： 山口直

IPC: H01L29/10 ,  H01L29/08 ,  H01L29/78 ,  H10B41/30 ,  H10B43/30 ,  H01L21/336

Abstract: 本公开的实施例涉及半导体器件及其制造方法。在具有由鳍型MISFET配置的MONOS存储器的半导体器件中，防止了布线之间的寄生电容伴随半导体器件小型化的增加，并且提高了半导体器件的可靠性。在存储器单元阵列中，其中布置了在鳍上形成的多个MONOS型存储器单元，在鳍的短方向上布置的多个鳍上形成的源极区域通过跨过鳍的一个外延层彼此电连接。

公开(公告)号：CN106531619B

公开(公告)日：2021-12-28

申请号：CN201610647089.X

申请日：2016-08-09

Applicant: 瑞萨电子株式会社

Inventor： 山口直

IPC: H01L21/28 ,  H01L27/11573 ,  H01L29/423 ,  H01L21/336 ,  H01L29/788

Abstract: 本发明涉及半导体装置的制造方法，在使用后栅极工艺来形成分栅型的MONOS存储器的情况下，防止由于形成于构成存储器单元并隔着ONO膜互相接近地形成的控制栅极电极和存储器栅极电极各自的上表面上的硅化物层互相接近而导致短路的发生和耐压的降低。当在后栅极工艺中研磨层间绝缘膜(IL1)而使控制栅极电极(CG)和存储器栅极电极(MG)各自的上表面从层间绝缘膜(IL1)露出时，形成覆盖这些栅极电极的上表面的硅化物层(S2)。其后，使在硅化物层(S2)上沉积了的金属膜与控制栅极电极(CG)和存储器栅极电极(MG)发生反应，在各栅极电极上形成比硅化物层(S2)厚的硅化物层。

公开(公告)号：CN107155369B

公开(公告)日：2020-12-01

申请号：CN201580052591.X

申请日：2015-03-17

Applicant: 瑞萨电子株式会社

Inventor： 山口直

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11568 ,  H01L27/11575

Abstract: MISFET具有隔着栅极绝缘膜形成于半导体衬底上方的栅电极和以夹着栅电极的方式形成于半导体衬底内的源极区域及漏极区域。而且，在源极区域及漏极区域的表面形成第一硅化物层，在栅电极的表面形成有第二硅化物层。第一硅化物层及第二硅化物层由第一金属和硅构成，并含有与第一金属不同的第二金属。而且，第二硅化物层中的第二金属的浓度低于第一硅化物层中的第二金属的浓度。

公开(公告)号：CN111640789A

公开(公告)日：2020-09-08

申请号：CN202010130422.6

申请日：2020-02-28

Applicant: 瑞萨电子株式会社

Inventor： 山口直

IPC: H01L29/10 ,  H01L29/08 ,  H01L29/78 ,  H01L27/11521 ,  H01L27/11568 ,  H01L21/336

Abstract: 本公开的实施例涉及半导体器件及其制造方法。在具有由鳍型MISFET配置的MONOS存储器的半导体器件中，防止了布线之间的寄生电容伴随半导体器件小型化的增加，并且提高了半导体器件的可靠性。在存储器单元阵列中，其中布置了在鳍上形成的多个MONOS型存储器单元，在鳍的短方向上布置的多个鳍上形成的源极区域通过跨过鳍的一个外延层彼此电连接。

公开(公告)号：CN109979997A

公开(公告)日：2019-07-05

申请号：CN201811632614.6

申请日：2018-12-28

Applicant: 瑞萨电子株式会社

Inventor： 山口直

IPC: H01L29/51 ,  H01L29/78 ,  H01L21/336 ,  H01L27/1159

Abstract: 本申请的各实施例涉及半导体器件及其制造方法。在具有在栅极电极和半导体基底之间的铁电膜的铁电存储器中，防止了栅极绝缘膜的介电击穿并且增强了铁电膜的极化性能，以提高半导体器件的性能。在包括场效应晶体管的存储器单元中，该场效应晶体管包括被形成在半导体基底上的控制栅极电极，在控制栅极电极和半导体基底的主表面之间，顺电膜和铁电膜通过依次堆叠在半导体基底的主表面上而被形成。