公开(公告)号：CN109755293A

公开(公告)日：2019-05-14

申请号：CN201811283318.X

申请日：2018-10-31

Applicant: 富士电机株式会社

Inventor： 白川彻 ,  加藤由晴

IPC: H01L29/06 ,  H01L29/739 ,  H01L29/78

Abstract: 本发明提供一种能够提高边缘终端区的雪崩耐量的半导体装置。在边缘终端区(2)中，在有源区(1)与栅极流道部(4)之间的载流子抽出区(5)，在p型阱区(51)的表面区域设置p+型接触区(53)。在载流子抽出区中，分别在形成于层间绝缘膜(21)的多个第二接触孔(54)隔着势垒金属(23)而埋入接触插塞(24)，形成p+型接触区(53)与发射极电位的势垒金属的接触部(50)。载流子抽出区(5)的接触部(50)配置成沿有源区(1)的外周延伸的条纹状的布局，包围有源区(1)的周围。载流子抽出区(5)的接触部(50)的接触电阻(Ra)比MOS栅极(20)的接触部(发射极接触部)(27)的接触电阻(Rb)高。

公开(公告)号：CN111834440B

公开(公告)日：2025-02-21

申请号：CN202010115605.0

申请日：2020-02-25

Applicant: 富士电机株式会社

Inventor： 三塚要 ,  白川彻 ,  安喰彻 ,  小野泽勇一

IPC: H10D62/10 ,  H10D62/13 ,  H10D62/17 ,  H10D64/27 ,  H10D84/80

Abstract: 本发明提供一种改善半导体装置的动态特性的半导体装置。所述半导体装置具备：晶体管，其具有多个栅极构造部；以及二极管部，其在半导体基板的下表面具有阴极区，各栅极构造部具有：栅极沟槽部；第一导电型的发射区，其在半导体基板的上表面与漂移区之间与栅极沟槽部接触地设置，并且掺杂浓度比漂移区的掺杂浓度高；以及第二导电型的基区，在发射区与漂移区之间与栅极沟槽部接触地设置，在俯视下，距阴极区的距离最近的栅极构造部的第一阈值比距阴极区的距离最远的栅极构造部的第二阈值低0.1V以上且低1V以下。

公开(公告)号：CN117096184A

公开(公告)日：2023-11-21

申请号：CN202310443037.0

申请日：2023-04-23

Applicant: 富士电机株式会社

Inventor： 白川彻 ,  三塚要

IPC: H01L29/739 ,  H01L29/06 ,  H01L29/08

Abstract: 提供一种半导体装置，其抑制半导体装置的开关损耗。所述半导体装置具备设置于漂移区与半导体基板的下表面之间的第二导电型的集电区，所述集电区包括第一区和第二区，所述第二区对于所述漂移区的载流子的注入效率低于所述第一区对于漂移区的载流子的注入效率，在将俯视时的所述第一区在所述集电区的单位面积中所占的面积设为S1，将所述第二区的面积设为S2，将所述第一区的所述注入效率设为η1，将所述第二区的所述注入效率设为η2的情况下，由下式给出的平均注入效率ηC为0.1以上且0.4以下：ηC＝(S1×η1+S2×η2)/(S1+S2)。

公开(公告)号：CN114902426A

公开(公告)日：2022-08-12

申请号：CN202180007761.8

申请日：2021-07-13

Applicant: 富士电机株式会社

Inventor： 阿形泰典 ,  白川彻

IPC: H01L29/78 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/088 ,  H01L29/06 ,  H01L29/12 ,  H01L29/739

Abstract: 提供一种半导体装置，其包括：第一导电型的漂移区，设置于半导体基板；第一导电型的场截止区，设置于漂移区的下方，具有一个或多个峰；以及第二导电型的集电极区，设置于场截止区的下方，在将集电极区的积分浓度设为x[cm‑2]，将一个或多个峰中的从半导体基板的背面起算最浅的第一峰的深度设为y1[μm]，并设线A1：y1＝(‑7.4699E‑01)ln(x)+(2.7810E+01)、线B1：y1＝(‑4.7772E‑01)ln(x)+(1.7960E+01)的情况下，第一峰的深度和积分浓度处于线A1与线B1之间的范围。

公开(公告)号：CN107039419B

公开(公告)日：2021-08-31

申请号：CN201611060444.X

申请日：2016-11-25

Applicant: 富士电机株式会社

Inventor： 白川彻 ,  内藤达也 ,  菅井勇

IPC: H01L27/02 ,  H01L27/06

Abstract: 本发明提供一种用于通过缓和SJ柱与漂移区之间的电场集中，而在一块半导体芯片内将MOSFET区、FWD区和IGBT区电连接且并联连接的最佳结构。本发明提供的半导体装置，具备：半导体基板；具有第一柱和第二柱的重复结构的超结型MOSFET部；在半导体基板与超结型MOSFET部分离而设置，并具有包括第二导电型的杂质的漂移区的并列器件部；在半导体基板并位于超结型MOSFET部与并列器件部之间的边界部，其中，边界部从一个主表面侧向另一主表面侧延伸，并且至少具有一个具有第一导电型的杂质的第三柱，第三柱比第一柱和第二柱都浅。

公开(公告)号：CN111834440A

公开(公告)日：2020-10-27

申请号：CN202010115605.0

申请日：2020-02-25

Applicant: 富士电机株式会社

Inventor： 三塚要 ,  白川彻 ,  安喰彻 ,  小野泽勇一

IPC: H01L29/06 ,  H01L29/08 ,  H01L29/10 ,  H01L29/423 ,  H01L27/06

Abstract: 本发明提供一种改善半导体装置的动态特性的半导体装置。所述半导体装置具备：晶体管，其具有多个栅极构造部；以及二极管部，其在半导体基板的下表面具有阴极区，各栅极构造部具有：栅极沟槽部；第一导电型的发射区，其在半导体基板的上表面与漂移区之间与栅极沟槽部接触地设置，并且掺杂浓度比漂移区的掺杂浓度高；以及第二导电型的基区，在发射区与漂移区之间与栅极沟槽部接触地设置，在俯视下，距阴极区的距离最近的栅极构造部的第一阈值比距阴极区的距离最远的栅极构造部的第二阈值低0.1V以上且低1V以下。

公开(公告)号：CN111341772A

公开(公告)日：2020-06-26

申请号：CN201911016093.6

申请日：2019-10-24

Applicant: 富士电机株式会社

Inventor： 白川彻

IPC: H01L27/082 ,  H01L29/06 ,  H01L29/36 ,  H01L29/739

Abstract: 本发明提供一种半导体装置，能够针对导通时的集电极-发射极间电流改善di/dt控制性，并能够抑制振荡。半导体装置(20)是沟槽栅结构的IGBT，在p-型基区(32)的正下方具有积累区(33)，并作为构成沟槽栅结构的沟槽(36)而具有栅极沟槽(36a)和虚设沟槽(36b)。配置沟槽(36)的间隔(台面宽度)(w1)为0.7μm～2μm。在栅极沟槽(36a)的内部隔着第一栅极绝缘膜(37a)设置有栅极电位的第一栅极电极(38a)。在虚设沟槽(36b)的内部隔着第二栅极绝缘膜(37b)设置有发射极电位的第二栅极电极(38b)。栅极沟槽(36a)的数量相对于沟槽(36)的总数的比率为60％以上且84％以下。

公开(公告)号：CN110718519A

公开(公告)日：2020-01-21

申请号：CN201910450188.2

申请日：2019-05-28

Applicant: 富士电机株式会社

Inventor： 加藤由晴 ,  白川彻

IPC: H01L23/48 ,  H01L29/739 ,  H01L21/768 ,  H01L21/331

Abstract: 本发明提供具有势垒金属且阈值电压的偏差小的半导体装置及制造方法。所述半导体装置具备：半导体基板；层间绝缘膜，其配置于半导体基板的上表面；钛层，其设置于层间绝缘膜上；以及氮化钛层，其设置于钛层上，在层间绝缘膜设置有使半导体基板的上表面的一部分露出的开口，钛层和氮化钛层还设置于开口内，与半导体基板接触而配置在开口的底部的钛层全部进行了钛硅化。

公开(公告)号：CN106537603B

公开(公告)日：2019-12-13

申请号：CN201680002108.1

申请日：2016-02-12

Applicant: 富士电机株式会社

Inventor： 白川彻 ,  高桥英纪

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/739

Abstract: 本发明提供一种半导体装置，具备：一个以上的沟槽栅，在平面视图中沿第一方向延伸而形成，比沟槽栅浅；一个以上的第一导电型区，在第一方向上相互分离而形成，且比沟槽栅浅，且比第一导电型区深；一个以上的第二导电型区，在第一方向上与第一导电型区交替地形成；以及第二导电型的沟槽分离区，与一个以上的沟槽栅分离而形成，且浓度比第二导电型区高，其中，沟槽分离区在平面视图中位于第一导电型区内，且形成于比第一导电型区更靠背面侧的位置。

公开(公告)号：CN110140220A

公开(公告)日：2019-08-16

申请号：CN201880005361.1

申请日：2018-06-06

Applicant: 富士电机株式会社

Inventor： 白川彻

IPC: H01L29/739 ,  H01L21/8234 ,  H01L27/06 ,  H01L29/06 ,  H01L29/78

Abstract: 在半导体芯片(10)的有源区(11)设置有配置IGBT的IGBT区域(1)、以及配置与该IGBT反向并联地连接的FWD的FWD区域(2)。FWD区域(2)在有源区(11)相互分离地配置有多个。IGBT区域(1)是被夹在多个FWD区域(2)之间的连续的区域。在IGBT区域(1)和FWD区域(2)，分别将第一栅极沟槽、第二栅极沟槽(31、32)配置为与半导体芯片(10)的正面平行且沿同一第一方向(X)延伸的条状的布局。FWD区域(2)的FWD的第二栅极沟槽(32)与IGBT区域(1)的IGBT的第一栅极沟槽(31)分离地配置。通过具备该构造，能够防止元件特性变差，能够提高半导体芯片(10)的散热性，并且能够提高设计自由度。