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公开(公告)号：CN107112370A
公开(公告)日：2017-08-29
申请号：CN201680004883.0
申请日：2016-06-15
Applicant: 富士电机株式会社
IPC: H01L29/861 , H01L21/322 , H01L21/336 , H01L29/739 , H01L29/78 , H01L29/868
Abstract: 提供如下一种半导体装置：即使在作为初始材料的母材晶圆所含有的碳、氧的杂质浓度不同的情况下，也能够使照射电子射线后的处理晶圆之间的能级不同的各种复合缺陷的构成比率成为同等，从而器件特性的偏差的调整变得容易。例如具备：第一导电型的漂移区(11)，其具有通过电子射线等的照射而产生的晶体缺陷；第一导电型的第一主电极区(13)，其配置于漂移区(11)的一部分，该第一主电极区的杂质浓度比漂移区(11)的杂质浓度高；以及第二导电型的第二主电极区(12)，其以与第一主电极区13相离的方式配置于漂移区(11)的另一部分，其中，晶体缺陷包括由空位和氧构成的第一复合缺陷以及由碳和氧构成的第二复合缺陷，该晶体缺陷的缺陷密度被设定为：在深能级瞬态谱法的测定中鉴定的第一复合缺陷的能级的信号峰强度为第二复合缺陷的能级的信号峰强度的5倍以上。
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公开(公告)号：CN106663692B
公开(公告)日：2020-03-06
申请号：CN201680002154.1
申请日：2016-02-03
Applicant: 富士电机株式会社
IPC: H01L29/739 , H01L21/28 , H01L21/336 , H01L27/04 , H01L29/78 , H01L29/861 , H01L29/868
Abstract: 实现IGBT或进行与IGBT类似的动作的半导体装置的闩锁耐量的提高以及低导通电压化。半导体装置(1A)具备：第一导电型的漂移层(3)；在漂移层(3)上被彼此相邻的沟槽(4)夹着的台面区(5)；栅极电极(8)，其隔着栅极绝缘膜(6)设置于各沟槽(4)的内部；第二导电型的基极区(9)，其设置于台面区(5)；第一导电型的发射极区(11)，其在基极区(9)的表层部沿着沟槽(4)的长边方向周期性地配置有多个；以及第二导电型的接触区(12)，其以夹着各发射极区(11)的方式沿着长边方向与发射极区交替地配置，形成为比发射极区(11)深，且蔓延到发射极区(11)的正下方并相互分离。
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公开(公告)号：CN104221153A
公开(公告)日：2014-12-17
申请号：CN201380019387.9
申请日：2013-10-11
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/739
CPC classification number: H01L29/7397 , H01L29/0619 , H01L29/1095 , H01L29/407 , H01L29/41708 , H01L29/42304 , H01L29/4236 , H01L29/4238 , H01L29/4916 , H01L29/66348 , H01L29/7811 , H01L29/7813
Abstract: 本发明通过提供一种半导体装置，从而能够以较少的工艺工序数目的增加来抑制成本增加、合格率降低，并且改善导通特性，所述半导体装置的特征在于，具备：沿第一沟槽(21)的一侧的侧壁而设置在第一绝缘膜的内侧，并且设置在第二沟槽(40)的内部的第一栅电极(22a)；沿第一沟槽(21)的另一侧的侧壁设置在第二绝缘膜的内侧，并且设置在第三沟槽(50)的内部的屏蔽电极(22b)；通过延长第二沟槽(40)，一部分被设置在第一栅电极(22a)上，并与第一栅电极(22a)连接的栅极浇道；通过延长第三沟槽(50)，一部分被设置在屏蔽电极(22b)上，并与屏蔽电极(22b)连接的发射极多晶硅层(25a)。
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公开(公告)号：CN106489208B
公开(公告)日：2019-11-01
申请号：CN201680001880.1
申请日：2016-01-29
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L29/739 , H01L29/78
Abstract: 提供易于耐压结构部的小型化的半导体装置。该半导体装置具备形成在半导体基板的正面侧的有源区和耐压结构部，耐压结构部具备：保护环，以包围有源区的方式设置在半导体基板的正面侧；第一场板，设置于保护环的正面侧；电极部，设置于第一场板的正面侧；第二场板，设置在第一场板与电极部之间；导电连接部，将第一场板、电极部、第二场板和保护环相互电连接。
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公开(公告)号：CN106489208A
公开(公告)日：2017-03-08
申请号：CN201680001880.1
申请日：2016-01-29
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L29/739 , H01L29/78
Abstract: 提供易于耐压结构部的小型化的半导体装置。该半导体装置具备形成在半导体基板的正面侧的有源区和耐压结构部，耐压结构部具备：保护环，以包围有源区的方式设置在半导体基板的正面侧；第一场板，设置于保护环的正面侧；电极部，设置于第一场板的正面侧；第二场板，设置在第一场板与电极部之间；导电连接部，将第一场板、电极部、第二场板和保护环相互电连接。
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Patent Agency Ranking
公开(公告)号：CN106537603B
公开(公告)日：2019-12-13
申请号：CN201680002108.1
申请日：2016-02-12
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/739
Abstract: 本发明提供一种半导体装置，具备：一个以上的沟槽栅，在平面视图中沿第一方向延伸而形成，比沟槽栅浅；一个以上的第一导电型区，在第一方向上相互分离而形成，且比沟槽栅浅，且比第一导电型区深；一个以上的第二导电型区，在第一方向上与第一导电型区交替地形成；以及第二导电型的沟槽分离区，与一个以上的沟槽栅分离而形成，且浓度比第二导电型区高，其中，沟槽分离区在平面视图中位于第一导电型区内，且形成于比第一导电型区更靠背面侧的位置。
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公开(公告)号：CN106663692A
公开(公告)日：2017-05-10
申请号：CN201680002154.1
申请日：2016-02-03
Applicant: 富士电机株式会社
IPC: H01L29/739 , H01L21/28 , H01L21/336 , H01L27/04 , H01L29/78 , H01L29/861 , H01L29/868
Abstract: 实现IGBT或进行与IGBT类似的动作的半导体装置的闩锁耐量的提高以及低导通电压化。半导体装置(1A)具备：第一导电型的漂移层(3)；在漂移层(3)上被彼此相邻的沟槽(4)夹着的台面区(5)；栅极电极(8)，其隔着栅极绝缘膜(6)设置于各沟槽(4)的内部；第二导电型的基极区(9)，其设置于台面区(5)；第一导电型的发射极区(11)，其在基极区(9)的表层部沿着沟槽(4)的长边方向周期性地配置有多个；以及第二导电型的接触区(12)，其以夹着各发射极区(11)的方式沿着长边方向与发射极区交替地配置，形成为比发射极区(11)深，且蔓延到发射极区(11)的正下方并相互分离。
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公开(公告)号：CN106537603A
公开(公告)日：2017-03-22
申请号：CN201680002108.1
申请日：2016-02-12
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/739
Abstract: 本发明提供一种半导体装置，具备：一个以上的沟槽栅，在平面视图中沿第一方向延伸而形成，比沟槽栅浅；一个以上的第一导电型区，在第一方向上相互分离而形成，且比沟槽栅浅，且比第一导电型区深；一个以上的第二导电型区，在第一方向上与第一导电型区交替地形成；以及第二导电型的沟槽分离区，与一个以上的沟槽栅分离而形成，且浓度比第二导电型区高，其中，沟槽分离区在平面视图中位于第一导电型区内，且形成于比第一导电型区更靠背面侧的位置。
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公开(公告)号：CN107112370B
公开(公告)日：2020-08-28
申请号：CN201680004883.0
申请日：2016-06-15
Applicant: 富士电机株式会社
IPC: H01L29/861 , H01L21/322 , H01L21/336 , H01L29/739 , H01L29/78 , H01L29/868
Abstract: 提供如下一种半导体装置：即使在作为初始材料的母材晶圆所含有的碳、氧的杂质浓度不同的情况下，也能够使照射电子射线后的处理晶圆之间的能级不同的各种复合缺陷的构成比率成为同等，从而器件特性的偏差的调整变得容易。例如具备：第一导电型的漂移区(11)，其具有通过电子射线等的照射而产生的晶体缺陷；第一导电型的第一主电极区(13)，其配置于漂移区(11)的一部分，该第一主电极区的杂质浓度比漂移区(11)的杂质浓度高；以及第二导电型的第二主电极区(12)，其以与第一主电极区13相离的方式配置于漂移区(11)的另一部分，其中，晶体缺陷包括由空位和氧构成的第一复合缺陷以及由碳和氧构成的第二复合缺陷，该晶体缺陷的缺陷密度被设定为：在深能级瞬态谱法的测定中鉴定的第一复合缺陷的能级的信号峰强度为第二复合缺陷的能级的信号峰强度的5倍以上。
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公开(公告)号：CN104221153B
公开(公告)日：2017-05-10
申请号：CN201380019387.9
申请日：2013-10-11
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/739
CPC classification number: H01L29/7397 , H01L29/0619 , H01L29/1095 , H01L29/407 , H01L29/41708 , H01L29/42304 , H01L29/4236 , H01L29/4238 , H01L29/4916 , H01L29/66348 , H01L29/7811 , H01L29/7813
Abstract: 本发明通过提供一种半导体装置，从而能够以较少的工艺工序数目的增加来抑制成本增加、合格率降低，并且改善导通特性，所述半导体装置的特征在于，具备：沿第一沟槽(21)的一侧的侧壁而设置在第一绝缘膜上，并且设置在第二沟槽(40)的内部的第一栅电极(22a)；沿第一沟槽(21)的另一侧的侧壁设置在第二绝缘膜上，并且设置在第三沟槽(50)的内部的屏蔽电极(22b)；通过延长第二沟槽(40)，一部分被设置在第一栅电极(22a)上，并与第一栅电极(22a)连接的栅极浇道；通过延长第三沟槽(50)，一部分被设置在屏蔽电极(22b)上，并与屏蔽电极(22b)连接的发射极多晶硅层(25a)。
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