公开(公告)号：CN106992143B

公开(公告)日：2019-12-17

申请号：CN201610039853.5

申请日：2016-01-21

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 包小燕 ,  董天化

IPC: H01L21/768 ,  H01L23/528 ,  H01L27/105

Abstract: 本发明涉及一种半导体器件以及制备方法、电子装置。所述方法包括：提供半导体衬底，在所述半导体衬底中形成有浅沟槽隔离结构和有源区，在所述浅沟槽隔离结构上形成有栅极结构；在栅极结构和有源区上形成图案化的半导体材料层，并在所述图案化的半导体材料层上形成第一金属硅化物阻挡层；图案化第一金属硅化物阻挡层，以在半导体材料层上形成阻挡层间隙壁，以减小所述半导体材料层的坡度；在所述栅极结构、所述阻挡层间隙壁和所述有源区上形成第一金属层；在所述第一金属层上形成第二金属硅化物阻挡层并图案化，以露出所述栅极结构及其间隙壁上方的所述第一金属层；在露出的所述第一金属层上形成第二金属层并执行退火步骤，以形成自对准硅化物。

公开(公告)号：CN110364561A

公开(公告)日：2019-10-22

申请号：CN201810322846.5

申请日：2018-04-11

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 吴亮 ,  董天化 ,  包小燕 ,  金岚

IPC: H01L29/06 ,  H01L21/336

Abstract: 本发明揭示了一种半导体结构及其形成方法，所述半导体结构包括：间隔形成在半导体衬底中的第一有源区和第二有源区；连接栅极，一个所述连接栅极形成在一个所述第一有源区和一个所述第二有源区上，且一个所述连接栅极位于一个所述第一有源区和一个所述第二有源区之间具有连接部，所述连接部的延伸方向与所述第一有源区和所述第二有源区的排列方向不一致；以及硅化物层，所述硅化物层覆盖在所述第一有源区和第二有源区上，并沿所述连接部跨过所述连接部。于是，通过硅化物层的特别设计，使得连接栅极的连接部上的硅化物得以完整，即硅化物的质量得到保证，从而有效降低有源区负载，提高器件工作时的饱和电流。

公开(公告)号：CN107039372B

公开(公告)日：2019-05-28

申请号：CN201610080796.5

申请日：2016-02-04

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 葛洪涛 ,  包小燕

IPC: H01L23/373 ,  H01L23/367 ,  H01L23/48 ,  H01L21/768

CPC classification number: H01L23/3672 ,  H01L21/4882 ,  H01L21/76264 ,  H01L21/76802 ,  H01L21/76877 ,  H01L21/76898 ,  H01L21/84 ,  H01L23/3677 ,  H01L23/3738 ,  H01L23/481 ,  H01L23/5226 ,  H01L27/1203

Abstract: 一种半导体结构及其形成方法，其中半导体结构包括：贯穿位于相邻晶体管区之间的第一介质层、隔离结构以及绝缘材料层的第一开口；填充满第一开口的第一导热层，第一导热层材料的热传导率大于隔离结构材料的热传导率；位于掺杂区表面且还贯穿第一介质层的第零导电插塞；位于第一介质层上方且与第零导电插塞电连接的第零层导电层；位于第一介质层上方且覆盖第零层导电层的第二介质层，第二介质层内形成有与第零层导电层电连接的互连结构；与第二介质层表面以及顶层导电层表面相键合的载体晶圆；贯穿绝缘材料层的通孔，且通孔还与互连结构电连接；填充满通孔的底层导电插塞。本发明改善半导体结构自加热效应问题，改善半导体结构的电学性能。

公开(公告)号：CN104752406B

公开(公告)日：2017-10-20

申请号：CN201310743147.5

申请日：2013-12-27

Applicant: 中芯国际集成电路制造(上海)有限公司

Inventor： 包小燕 ,  葛洪涛

IPC: H01L23/544

Abstract: 本发明涉及一种硅通孔的测试结构，包括：半导体衬底；硅通孔，部分嵌于所述半导体衬底内；导电材料层，位于所述半导体衬底上方、所述硅通孔的外侧并与所述硅通孔相连接；其中，所述硅通孔以及所述导电材料层构成电容测试结构。本发明提供了一种晶圆可接受测试（WAT）的测试结构，用硅通孔，硅通孔隔离层以及多晶硅来形成电容结构，通过测试该电容结构的电容值和电容的漏电，来（1）推算TSV隔离层的电性厚度，（2）测试TSV的漏电流大小。所述测试结构不仅有助于侦测TSV隔离层的隔绝能力，而且可以帮助出现问题时的PFA（物理失效分析）定位。

公开(公告)号：CN107039372A

公开(公告)日：2017-08-11

申请号：CN201610080796.5

申请日：2016-02-04

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 葛洪涛 ,  包小燕

IPC: H01L23/373 ,  H01L23/367 ,  H01L23/48 ,  H01L21/768

CPC classification number: H01L23/3672 ,  H01L21/4882 ,  H01L21/76264 ,  H01L21/76802 ,  H01L21/76877 ,  H01L21/76898 ,  H01L21/84 ,  H01L23/3677 ,  H01L23/3738 ,  H01L23/481 ,  H01L23/5226 ,  H01L27/1203 ,  H01L23/373 ,  H01L23/367

Abstract: 一种半导体结构及其形成方法，其中半导体结构包括：贯穿位于相邻晶体管区之间的第一介质层、隔离结构以及绝缘材料层的第一开口；填充满第一开口的第一导热层，第一导热层材料的热传导率大于隔离结构材料的热传导率；位于掺杂区表面且还贯穿第一介质层的第零导电插塞；位于第一介质层上方且与第零导电插塞电连接的第零层导电层；位于第一介质层上方且覆盖第零层导电层的第二介质层，第二介质层内形成有与第零层导电层电连接的互连结构；与第二介质层表面以及顶层导电层表面相键合的载体晶圆；贯穿绝缘材料层的通孔，且通孔还与互连结构电连接；填充满通孔的底层导电插塞。本发明改善半导体结构自加热效应问题，改善半导体结构的电学性能。

公开(公告)号：CN105845668A

公开(公告)日：2016-08-10

申请号：CN201510024491.8

申请日：2015-01-17

Applicant: 中芯国际集成电路制造(上海)有限公司

Inventor： 包小燕 ,  葛洪涛

IPC: H01L23/64 ,  H01L21/02

Abstract: 本发明提出了一种MIM电容结构及其制作方法，在下极板上形成下极板侧壁，下极板侧壁位于阶梯型通孔两侧底部，接着在阶梯型通孔内形成电容介质层，最后在电容介质层的表面形成上极板，由于下极板侧壁的高度小于阶梯型通孔的深度，因此形成的电容介质层会全部覆盖下极板侧壁，并且由于下极板侧壁与下极板相连，可以作为下极板的一部分，从而增加了上极板和下极板之间的有效面积，在不额外占用基底平面面积的情况下增大了MIM电容的电容值。

公开(公告)号：CN105719947A

公开(公告)日：2016-06-29

申请号：CN201410734496.5

申请日：2014-12-04

Applicant: 中芯国际集成电路制造(上海)有限公司

Inventor： 包小燕 ,  葛洪涛

IPC: H01L21/02

CPC classification number: H01L23/5227 ,  H01L21/02164 ,  H01L21/02271 ,  H01L21/0332 ,  H01L21/2885 ,  H01L21/3065 ,  H01L21/3081 ,  H01L21/31116 ,  H01L21/31144 ,  H01L21/3212 ,  H01L21/76264 ,  H01L21/76802 ,  H01L21/7684 ,  H01L21/76877 ,  H01L23/3171 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/53228 ,  H01L23/53295 ,  H01L27/0617 ,  H01L27/0641 ,  H01L27/0676 ,  H01L28/10 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体器件的形成方法，包括：具有第一区域和第二区域的衬底，衬底表面具有第一介质层，衬底第一区域表面具有导电插塞；在第一介质层表面形成第二介质层，第二介质层内具有若干第一开口，位于第一区域的第一开口底部暴露出导电插塞的顶部；在第一开口内形成第一导电层；之后，刻蚀第二区域的第二介质层和第一介质层，直至暴露出衬底以形成第二开口；在第二开口底部的衬底内形成钝化区；之后，暴露出第二区域的第一介质层表面；之后，在第二开口内和第一介质层表面形成第三介质层，第三介质层表面齐平于第一区域的第二介质层和第一导电层表面；在第三介质层表面形成第三导电层。所形成的半导体器件性能改善，形成工艺步骤简化。

公开(公告)号：CN104752157A

公开(公告)日：2015-07-01

申请号：CN201310745786.5

申请日：2013-12-30

Applicant: 中芯国际集成电路制造(上海)有限公司

Inventor： 葛洪涛 ,  包小燕

IPC: H01L21/02 ,  H01L29/06

CPC classification number: H01L21/02 ,  H01L29/0684

Abstract: 本发明提供半导体衬底及其制作方法、集成无源器件及其制作方法。所述半导体衬底的制作方法包括：提供基底；在所述基底上形成缓冲层；在所述缓冲层和所述基底中形成多个沟槽；在所述缓冲层上和所述沟槽表面形成覆盖层，所述覆盖层中包括多个封闭空腔；对所述覆盖层进行平坦化处理。所述半导体衬底采用所述制作方法形成。所述集成无源器件包括所述半导体衬底。所述集成无源器件包括所述半导体衬底的制作方法。本发明可以提高半导体衬底的绝缘性且降低半导体衬底的干扰性，并提高集成无源器件的信号质量且降低集成无源器件的损耗。

公开(公告)号：CN104716257A

公开(公告)日：2015-06-17

申请号：CN201310681645.1

申请日：2013-12-12

Applicant: 中芯国际集成电路制造(上海)有限公司

Inventor： 葛洪涛 ,  李海艇 ,  杨玲 ,  包小燕

IPC: H01L43/12

Abstract: 本发明提供一种半导体器件的制造方法，涉及半导体技术领域。本发明的半导体器件的制造方法，由于MRAM的数字线的侧壁和底部被具有磁通集中作用的覆盖层所包覆，可以提高正在通过的电流的磁效率，有效地降低写入电流。并且，该半导体器件的制造方法把形成覆盖层的工艺合并入标准的CMOS工艺之中，在改善MRAM的写入效率的同时，具有工艺简单、成本低等优点。