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公开(公告)号：CN105448898B
公开(公告)日：2018-12-25
申请号：CN201410362418.7
申请日：2014-07-28
Applicant: 中芯国际集成电路制造(上海)有限公司 , 中芯集成电路(宁波)有限公司
Abstract: 本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。本发明的半导体器件包括第一衬底和第二衬底，其中，第一衬底的第一表面一侧形成有包括晶体管、射频器件和第一互连结构的前端器件，第二衬底接合于第一衬底的第一表面一侧且位于前端器件的上方，并且第二衬底内形成有位于射频器件的上方的空腔。该半导体器件由于在第二衬底内形成有位于射频器件上方的空腔，因而使得第二衬底距离射频器件比较远，可以降低第二衬底对射频器件的影响，提高射频器件的性能，从而提高整个半导体器件的性能。本发明的半导体器件的制造方法制得的半导体器件同样具有上述优点。本发明的电子装置，采用了上述半导体器件，同样具有上述优点。
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公开(公告)号：CN104795349B
公开(公告)日：2018-06-01
申请号：CN201410025041.6
申请日：2014-01-20
Applicant: 中芯国际集成电路制造(上海)有限公司
IPC: H01L21/762 , H01L23/66
Abstract: 一种射频集成电路芯片及其形成方法，所述射频集成电路芯片包括：半导体衬底，所述半导体衬底中具有浅沟槽隔离结构；填充层，贯穿所述浅沟槽隔离结构，并填充部分所述半导体衬底以将所述半导体衬底与所述浅沟槽隔离结构隔开；介质层，位于所述半导体衬底、所述浅沟槽隔离结构和所述填充层上；射频器件，位于所述介质层上。由于半导体衬底与浅沟槽隔离结构之间被填充层隔开，因此能够防止半导体衬底与浅沟槽隔离结构之间形成电荷反型层或者电荷积聚层，进而防止半导体衬底出现类似于沟道的导电层，因而射频器件与半导体衬底之间不会存在耦合电容，射频信号通过器件时，不会发生谐波失真，提高射频信号的传输质量。
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公开(公告)号：CN105655285A
公开(公告)日：2016-06-08
申请号：CN201410720414.1
申请日：2014-12-02
Applicant: 中芯国际集成电路制造(上海)有限公司
IPC: H01L21/762 , H01L23/13
Abstract: 一种沟槽隔离结构及其形成方法，形成方法包括：提供衬底；在所述衬底内形成沟槽；在所述沟槽底部表面形成第一隔离层；在高于所述第一隔离层的沟槽侧壁表面形成半导体层；在所述半导体层和第一隔离层表面形成填充满所述沟槽的第二隔离层。所形成的沟槽隔离结构的质量提高、隔离效果改善。
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公开(公告)号：CN104810244B
公开(公告)日：2018-12-18
申请号：CN201410038081.4
申请日：2014-01-26
Applicant: 中芯国际集成电路制造(上海)有限公司 , 中芯集成电路(宁波)有限公司
IPC: H01L21/02 , H01L23/522
Abstract: 本发明提供一种半导体器件的制造方法、半导体器件和电子装置，涉及半导体技术领域。本发明的半导体器件的制造方法，通过增加去除虚拟连接件以及在虚拟连接件原来的位置形成介电填充的步骤，可以提高形成的电感的品质因数，进而可以提高整个半导体器件的性能。本发明的半导体器件，由于在电感的下方的不存在位于金属间介电层内的虚拟互连件，因此可以提高电感的品质因数，进而可以提高整个半导体器件的性能。本发明的电子装置，使用了上述半导体器件，因而同样具有上述优点。
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公开(公告)号：CN104752247B
公开(公告)日：2017-10-20
申请号：CN201310737681.5
申请日：2013-12-27
Applicant: 中芯国际集成电路制造(上海)有限公司
Abstract: 本发明涉及一种金属桥连缺陷的检测结构以及制备方法，所述结构包括：半导体衬底，所述半导体衬底中形成有阱区以及位于所述阱区内的掺杂区，其中，所述阱区和所述掺杂区具有不同的掺杂类型；通孔阵列，位于所述掺杂区上方；第一金属层和第二金属层，第一金属层位于所述通孔阵列上方，所述第二金属层位于所述第一金属层之间和/或四周；所述第一金属层、所述通孔阵列、所述掺杂区以及所述阱区形成竖直互联结构。所述方法实现了在线（in‑line）检测，不仅能够准确的确定金属桥连的发生，而且还能够精准的对所述金属桥连的位置进行定位；所述检测结构能够和在线工具实现良好的兼容，而不在局限于WAT检测，不仅检测结构更加更加准确，而且应用更加广泛。
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公开(公告)号：CN104733607B
公开(公告)日：2017-08-01
申请号：CN201310714424.X
申请日：2013-12-20
Applicant: 中芯国际集成电路制造(上海)有限公司
Abstract: 本发明提供一种半导体器件及其制造方法，涉及半导体技术领域。本发明的半导体器件的制造方法，通过在用于形成MTJ的磁性材料层上形成第一硬掩膜层，在第一硬掩膜层内对应要形成的位置形成通孔，并在通孔中形成用于连接位线的金属插塞，而后对磁性材料层进行刻蚀形成MTJ，再形成与金属插塞相连的位线，改善了MTJ与位线的连接工艺的工艺窗口，提高了半导体器件的良率。本发明的半导体器件，采用上述的制造方法制得，可以改善磁隧道结与位线以及金属插塞的连接，具有更高的良率。
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公开(公告)号：CN108807268B
公开(公告)日：2020-10-09
申请号：CN201710282749.3
申请日：2017-04-26
Applicant: 中芯国际集成电路制造(上海)有限公司 , 中芯国际集成电路制造(北京)有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 一种半导体结构及其形成方法，形成方法包括：提供衬底，包括相邻NMOS区域和PMOS区域；分别在NMOS区域和PMOS区域衬底上形成栅极结构；在栅极结构露出的衬底上形成多晶硅互连层；在PMOS区域栅极结构两侧衬底内形成P型源漏掺杂区；向PMOS区域多晶硅互连层内掺杂阻挡离子；向PMOS区域多晶硅互连层内掺杂阻挡离子后，在NMOS区域栅极结构两侧衬底内形成N型源漏掺杂区。本发明通过在PMOS区域多晶硅互连层内掺杂阻挡离子的方案，防止形成N型源漏掺杂区时N型离子通过所述多晶硅互连层扩散至PMOS区域内，从而提高所形成P型器件的器件速度。
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公开(公告)号：CN105845668B
公开(公告)日：2018-10-16
申请号：CN201510024491.8
申请日：2015-01-17
Applicant: 中芯国际集成电路制造(上海)有限公司
Abstract: 本发明提出了一种MIM电容结构及其制作方法，在下极板上形成下极板侧壁，下极板侧壁位于阶梯型通孔两侧底部，接着在阶梯型通孔内形成电容介质层，最后在电容介质层的表面形成上极板，由于下极板侧壁的高度小于阶梯型通孔的深度，因此形成的电容介质层会全部覆盖下极板侧壁，并且由于下极板侧壁与下极板相连，可以作为下极板的一部分，从而增加了上极板和下极板之间的有效面积，在不额外占用基底平面面积的情况下增大了MIM电容的电容值。
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公开(公告)号：CN104465492B
公开(公告)日：2018-03-16
申请号：CN201310438557.9
申请日：2013-09-23
Applicant: 中芯国际集成电路制造(上海)有限公司
IPC: H01L21/768 , H01L23/522
Abstract: 本发明提供一种穿透硅通孔结构的形成方法以及集成电路制造方法，实质上是一种中通孔型（Via‑Middle）制作方案，在集成电路制造前道工艺的半导体器件制作完成之后、集成电路制造后道金属互连工艺之前，不立即进行接触孔和堆叠标记的制作工艺，而是改为先进行所述穿透硅通孔结构的形成工艺，当穿透硅通孔结构制作完成之后，再进行接触孔和堆叠标记的制作工艺，未增加掩膜版数目，而且形成的互连金属层的表面沿堆叠标记沟槽凹陷，光信号增强，可以获得清晰明确的堆叠标记对准图像，从而提高集成电路制造的良率。
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公开(公告)号：CN104810244A
公开(公告)日：2015-07-29
申请号：CN201410038081.4
申请日：2014-01-26
Applicant: 中芯国际集成电路制造(上海)有限公司
IPC: H01L21/02 , H01L23/522
CPC classification number: H01L28/10 , H01L21/02164 , H01L21/31055 , H01L21/31111 , H01L21/31116 , H01L21/768 , H01L21/7684 , H01L23/522 , H01L23/5227 , H01L23/535 , H01L27/0617 , H01L29/0649 , H01L2924/0002 , H01L2924/00 , H01L21/02 , H01L21/48 , H01L23/645
Abstract: 本发明提供一种半导体器件的制造方法、半导体器件和电子装置，涉及半导体技术领域。本发明的半导体器件的制造方法，通过增加去除虚拟连接件以及在虚拟连接件原来的位置形成介电填充的步骤，可以提高形成的电感的品质因数，进而可以提高整个半导体器件的性能。本发明的半导体器件，由于在电感的下方的不存在位于金属间介电层内的虚拟互连件，因此可以提高电感的品质因数，进而可以提高整个半导体器件的性能。本发明的电子装置，使用了上述半导体器件，因而同样具有上述优点。
