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公开(公告)号：CN115020582A
公开(公告)日：2022-09-06
申请号：CN202210604281.6
申请日：2022-05-31
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种多阻型磁性器件及其制备方法和应用，对磁性器件的自由层进行特殊化处理：(1)拼接式生长自由层，拼接部分由不同的铁磁材料构成，在拼接处设置上述磁性器件；(2)自由层由单一铁磁材料构成，但在自由层表面且远离势垒层或空间层一侧均匀增添杂质，利用杂质使自由层磁畴自主分畴。两种处理方式可实现器件的多阻态特性，代表一个该器件可以存储超过一比特的信息，多个该器件可实现更多的随机数组合。本发明可通过全电学操控，具有多阻值、随机性、强拓展性、低能耗、与CMOS制程兼容等优点，只需在现有器件制备工艺基础上稍作改进，有效降低器件、阵列及其组成的芯片制造成本。
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公开(公告)号：CN111220820B
公开(公告)日：2022-03-22
申请号：CN202010061077.5
申请日：2020-01-19
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01Q30/20
Abstract: 本发明公开了一种精确定位鳍式场效应晶体管的原子探针针尖样品制备方法，本发明通过对小尺寸鳍式场效应晶体管进行预处理，根据预处理后两个相邻切割面的表面电路布局图得到的第一沉积保护层和两个相邻切割面上Fin沟道位置和与其对应的栅极位置，对其位置进行定位标记，对第一截面的表面进行保护层沉积，并根据未被覆盖的第一定位标记位置找到原被覆盖的第一定位标记的位置得到第二定位标记，并根据此第二定位标记进行切割处理，从而形成含有鳍式场效应晶体管针尖样品。本发明提出的制备方法能对所需分析结构进行精准定位，实现了两种截面方向精准定位制样，分别为沿着穿过Fin的方向制样或沿着穿过Gate的方向制样，制样时间缩短且制备流程高效可靠。
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公开(公告)号：CN113764459A
公开(公告)日：2021-12-07
申请号：CN202111045202.4
申请日：2021-09-07
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种低温磁性超导混合存储单元及存储器，存储单元包括：串联设置或并联设置的电压调控磁各向异性磁隧道结及超导纳米线低温管；电压调控磁各向异性磁隧道结包括依次叠置的参考层、势垒层及自由层；超导纳米线低温管为三端器件，包括沟道端、源端及漏端，于沟道端施加栅电流用于控制沟道端电阻的变化，以使超导纳米线低温管实现具有门控功能的逻辑开关。通过将电压调控磁各向异性磁隧道结及超导纳米线低温管结合形成存储单元，充分结合了两者的优势，同时考虑两者工艺上的兼容性，可显著提高现有存储单元的读写速度(具有亚纳秒写入速度)、有效降低功耗、增加单元集成密度，尤其适用于大规模低温存储器领域。
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公开(公告)号：CN110233629B
公开(公告)日：2021-09-03
申请号：CN201910426799.3
申请日：2019-05-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03M13/19
Abstract: 本发明涉及一种改进的汉明码纠错方法，其中改进的汉明码纠错方法包括以下步骤：将待传输数据依次划分为4位一组的子数据；根据子数据生成4位第一校验码和4位第二校验码；将第一校验码和第二校验码插入到子数据中；将重组后的数据传输到校验码的接收端；在接收端，根据接受到的子数据和校验码的值生成检验状态码，用于检验传输的数据中存在的码位错误。
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公开(公告)号：CN111933639A
公开(公告)日：2020-11-13
申请号：CN202010636724.0
申请日：2020-07-03
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02
Abstract: 本发明涉及一种用于高压容限电路的静电保护结构，包括：衬底，所述衬底上设置有阱区层，所述阱区层中相邻设置有第一阱区和第二阱区；所述阱区层上设置有掺杂离子层，所述掺杂离子层包括第一掺杂区、第二掺杂区和第三掺杂区，所述第二掺杂区和第三掺杂区之间设置有MOS器件区，相邻的掺杂区之间，以及掺杂区与MOS器件区之间设置有隔离结构，其特征在于，所述MOS器件区内设置有相互串联的第一级NMOS结构和第二级NMOS结构，其中，所述第一级NMOS结构的漏极与阳极相连，且在与阳极相连的支路上设置有第一二极管，所述第一级NMOS结构的栅极接电源电压端；所述第二级NMOS结构的栅极和阴极相连。本发明降低了触发电压，还可以解决了SCR的闩锁问题。
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Patent Agency Ranking
公开(公告)号：CN111725206A
公开(公告)日：2020-09-29
申请号：CN201910691004.1
申请日：2019-07-29
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供了一种PMOS触发的SCR器件、SCR器件的制造方法及SCR静电保护电路。其中，本发明提供的PMOS触发的SCR器件，包括埋氧化层，还包括依次设于埋氧化层表面的第一P+注入区、N阱区、P+注入触发区、P阱区和第一N+注入区，第一P+注入区连接于阳极，第一N+注入区连接于阴极，N阱区的远离埋氧化层的一侧设有栅极结构。具有如下有益效果：SCR的导通不依赖于传统结构中N阱和P阱之间结的反向击穿,而是通过开启PMOS管引入沟道电流，大大降低了SCR的触发电压；加快了SCR的开启速度，具备有效性和敏捷性；大大改善了SCR的ESD保护性能。
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公开(公告)号：CN110223981A
公开(公告)日：2019-09-10
申请号：CN201910488313.9
申请日：2019-06-05
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/088 , H01L21/8234
Abstract: 本发明提供一种柔性SOI器件结构及其制备方法，该结构自下而上依次包括：柔性衬底；第一背栅区、第二背栅区以及背栅间隔离部；绝缘埋层；位于绝缘埋层上方的第一有源区、第二有源区，以及器件隔离部，该第一、第二有源区分别包括：栅区、位于栅区下的体区、以及分别位于体区横向两端的源极和漏极；位于最上方的层间介质层；以及依次贯穿层间介质层、器件隔离部以及绝缘埋层的接触孔，接触孔中填充导电材料形成接触部，通过接触部对第一背栅区和第二背栅区施加偏压；其中，第一背栅区和第二背栅区通过背栅间隔离部彼此电隔离。本发明通过增加背栅间隔离部，实现背栅器件的独立调制，同时本发明还实现了该柔性SOI器件结构的柔性化制备。
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公开(公告)号：CN110112095A
公开(公告)日：2019-08-09
申请号：CN201910339548.1
申请日：2019-04-25
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/768
Abstract: 本发明涉及一种集成结构的制备方法，包括以下步骤：S1，在半导体衬底上，经过单大马士革工艺首先形成包括第一铜互连线和第一介质层的单镶嵌式复合层；S2，通过等离子刻蚀去除部分第一介质层，露出第一铜互连线的顶部，第一铜互连线之间的第一介质层下沉形成第一介质层凹槽；S3，沿着第一介质层凹槽和凸起的第一铜互连线沉积覆盖层，形成第一凹槽式覆盖层。本发明还提供根据上述的制备方法得到的铜互连线与介质层集成结构。本发明通过凹槽式覆盖层形成集成结构，其中，铜互连线的顶部被更好地包覆了绝缘层，因此有效地降低了电场作用下，电流密度的尖端聚集效应，有效改善铜互连线顶端之间的电场强度分布。
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公开(公告)号：CN108471309A
公开(公告)日：2018-08-31
申请号：CN201810145945.0
申请日：2018-02-12
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种用于锁相环的锁定检测电路，所述锁相环包括输入分频器以及反馈分频器，所述锁定检测电路包括：两个输入缓冲器、三个数字锁定检测模块以及一多数表决器，其中，一个所述输入缓冲器接收由所述输入分频器提供的参考信号，并同时向三个所述数字锁定检测模块提供参考缓冲信号；另一个所述输入缓冲器接收由所述反馈分频器提供的反馈信号，并同时向三个所述数字锁定检测模块提供反馈缓冲信号；每个所述数字锁定检测模块将所述参考缓冲信号与反馈缓冲信号进行比较；所述多数表决器根据三个所述数字锁定检测模块的输出信号产生锁定检测信号。本发明具有灵活性强、抗单粒子效应等优点。
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公开(公告)号：CN100342549C
公开(公告)日：2007-10-10
申请号：CN200310108977.7
申请日：2004-02-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L27/12 , H01L21/336 , H01L21/84
Abstract: 本发明提出了一种局部绝缘体上的硅(partial SOI)制作功率器件，一种横向扩散金属氧化物半导体晶体管(LDMOS)的结构及实现方法。这种局部SOI LDMOS器件的结构特征在于源端远离沟道区的下方无埋氧，有利于散热；源端和沟道区下方的埋氧是连续的而且具有同一厚度；漏端的埋氧与沟道区埋氧虽然连续，但是具有不同的厚度。这种结构克服了常规SOI器件的自热效应，而且提高了器件的击穿电压，降低了源漏电容，提高了器件的频率特性。
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