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公开(公告)号：CN116344292A
公开(公告)日：2023-06-27
申请号：CN202310326529.1
申请日：2023-03-30
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种真空器件及其制备方法，方法包括：对SOI衬底图形化，形成包括径向尺寸最小处的纳米窄小结构；栅介质层包裹纳米窄小结构；进行氢气退火，使径向尺寸最小处断开，形成将顶半导体层分隔为阳极区和阴极区的断面结构，栅介质层与纳米窄小结构使断面结构形成密闭腔，形成真空器件。本发明通过设置纳米窄小结构并通过氢气退火形成断面结构，得到阴阳极间隔为纳米级的真空器件，以形成较大场强和导通电流；同时利用纳米悬梁结构实现控制能力更强的全环绕栅的真空器件；另外，配合设置纳米悬梁结构下的空腔仅设置在顶半导体层，进一步缩小阴阳极间隔；最后通过圆化减薄纳米悬梁结构，进一步缩小阴阳极间隔。
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公开(公告)号：CN116232275A
公开(公告)日：2023-06-06
申请号：CN202310229607.6
申请日：2023-03-10
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种体声波谐振器结构，结构包括衬底、第一电极、压电薄膜层叠结构和第二电极；衬底与第一电极之间设置有声学镜；压电薄膜层叠结构位于第一电极和第二电极之间；压电薄膜层叠结构由多个第一压电薄膜和第二压电薄膜交替层叠构成，第一压电薄膜与第二压电薄膜的极性相反。本发明通过设置多层极性相反的压电薄膜，在不需要减薄压电薄膜厚度的条件下提高了体声波滤波器的谐振频率；同时利用压电薄膜层叠结构实现极性反转，降低对压电材料厚度的依赖，不需要额外生长电极，减小声波损耗，提高品质因子；另外，配合单晶材料作为压电薄膜材料，进一步提升了压电薄膜的晶体质量，提升了器件的滤波性能。
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公开(公告)号：CN116110795A
公开(公告)日：2023-05-12
申请号：CN202310336221.5
申请日：2023-03-31
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/06 , H01L29/423 , H01L27/092 , H01L21/8238
Abstract: 本发明提供一种全包围栅器件的制备方法，包括：提供具有内嵌空腔的绝缘体上半导体衬底；于空腔之上的顶半导体层上形成假栅结构，假栅结构在垂直投影方向上与空腔具有交叠；基于假栅结构形成自对准的源区和漏区；于假栅结构上方定义出沟道掩膜图形，基于沟道掩膜图形形成悬空沟道；去除假栅结构以显露出假栅沟槽，基于假栅沟槽和内嵌的空腔包围悬空沟道形成全包围栅结构。本发明可制备出水平环栅晶体管，通过基于假栅结构形成自对准的源区和漏区，可有效提高工艺稳定性以及注入精度，通过后栅工艺，所得的全包围栅结构具有较低的热预算，由此允许栅电极材料具有较宽的选择范围，从而实现不同的器件性能要求。
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公开(公告)号：CN115692411A
公开(公告)日：2023-02-03
申请号：CN202211257095.6
申请日：2022-10-14
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/085 , H01L21/8232 , H01L29/778 , H01L29/78
Abstract: 本发明涉及一种堆叠式增强型GaN HEMT器件及其制备方法，所述器件采用背栅SOILDMOS与D‑mode GaN HEMT形成堆叠式Cascode结构，实现增强型。本发明的阈值电压由背栅SOILDMOS决定，可以通过调节硅离子注入和BOX层厚度实现增强型，同时相比于传统系统级封装(SystemInaPackage，SIP)的cascade增强型GaN器件，本发明提出的堆叠式结构实现了SOC(SystemOnaChip)，减小了寄生参数，节约了芯片面积，降低了器件成本，更有利于器件的高频、小型化应用。
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公开(公告)号：CN115020264A
公开(公告)日：2022-09-06
申请号：CN202210801932.0
申请日：2022-07-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/66
Abstract: 本发明提供一种大尺寸晶圆中深能级缺陷态的检测方法，所述检测方法包括：提供待检测晶圆；于所述待检测晶圆底面刻蚀形成若干个互不连接的刻蚀区，所述待检测晶圆底面未经刻蚀的区域被所述刻蚀区间隔为若干个未刻蚀区；于所述待检测晶圆底面形成底面金属层；于所述待检测晶圆顶面形成图形化的顶面金属层；测量所述待检测晶圆的深能级瞬态电容谱曲线，使用所述深能级瞬态电容谱曲线作出阿伦尼乌斯曲线，得到所述待检测晶圆的深能级缺陷的能级位置及浓度信息。本发明所述大尺寸晶圆中深能级缺陷态的检测方法能够解决现有测量技术无法准确探测到大尺寸晶圆中深能级的缺陷态，同时也很难检测到缺陷态的浓度和能级位置的问题。
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Patent Agency Ranking
公开(公告)号：CN113594006B
公开(公告)日：2022-08-30
申请号：CN202110865729.5
申请日：2021-07-29
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种真空沟道晶体管的制作方法，至少包括：在第一硅衬底上形成层叠结构，所述层叠结构包括第一电介质层、多晶硅层和第二电介质层；图形化所述层叠结构以形成包括空腔和沟槽的图形化区域，其中在所述沟槽的底部暴露出第一硅衬底；在所述图形化区域中形成第三电介质的侧壁；在形成有第三电介质侧壁的所述沟槽内定位生长纳米线，所述纳米线自第一硅衬底朝所述空腔延伸并凸入于所述空腔；使所述第二电介质层与第二硅衬底键合。本发明还提供了一种真空沟道晶体管，其包括穿过所述第一电介质层而进入真空空腔的纳米线。所述制作方法可以与现有集成电路的制造工艺相兼容，经由所述制作方法可获得源极与漏极之间距离精确可调的真空晶体管。
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公开(公告)号：CN113594006A
公开(公告)日：2021-11-02
申请号：CN202110865729.5
申请日：2021-07-29
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种真空沟道晶体管的制作方法，至少包括：在第一硅衬底上形成层叠结构，所述层叠结构包括第一电介质层、多晶硅层和第二电介质层；图形化所述层叠结构以形成包括空腔和沟槽的图形化区域，其中在所述沟槽的底部暴露出第一硅衬底；在所述图形化区域中形成第三电介质的侧壁；在形成有第三电介质侧壁的所述沟槽内定位生长纳米线，所述纳米线自第一硅衬底朝所述空腔延伸并凸入于所述空腔；使所述第二电介质层与第二硅衬底键合。本发明还提供了一种真空沟道晶体管，其包括穿过所述第一电介质层而进入真空空腔的纳米线。所述制作方法可以与现有集成电路的制造工艺相兼容，经由所述制作方法可获得源极与漏极之间距离精确可调的真空晶体管。
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公开(公告)号：CN112305667B
公开(公告)日：2021-09-14
申请号：CN201910689392.X
申请日：2019-07-29
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G02B6/12
Abstract: 本发明提供一种光波导器件及其制备方法。制备方法包括：形成图形化的复合衬底，其自下而上依次包括底部半导体层、绝缘层及顶部半导体层；复合衬底内形成有凹槽，凹槽贯穿绝缘层且被顶部半导体层所覆盖；对凹槽上方的顶部半导体层进行光刻刻蚀以形成光波导；对光波导进行第一浓度的离子注入以于光波导中形成第一P型注入区和与第一P型注入区相邻的第一N型注入区；对光波导外围的顶部半导体层进行第二浓度的离子注入以分别形成第二P型注入区和第二N型注入区；于第二P型注入区及所述第二N型注入区表面形成金属电极。本发明有利于简化光波导器件的制备工艺和降低生产成本，有助于提高器件性能。
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公开(公告)号：CN111952182B
公开(公告)日：2021-06-18
申请号：CN202010849598.7
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/06 , H01L29/423 , H01L29/786
Abstract: 本发明提供一种减少侧边漏电的SOI场效应晶体管及其制备方法，该晶体管包括：具有底衬底、绝缘层及呈半导体岛的顶半导体层的图形化SOI衬底，绝缘层中具有凹槽，凹槽包括沿第二方向延伸的主体凹槽及沿第一方向延伸且位于主体凹槽的两端并与其连通的至少一个扩展凹槽；半导体岛完全覆盖凹槽，半导体岛包括沿第一方向延伸的第一半导体层及沿第二方向延伸的第二半导体层，第二半导体层包括位于主体凹槽上方的第二主体半导体层及覆盖扩展凹槽的第二扩展半导体层；形成于半导体岛的第二半导体层上的栅极结构；形成于第一半导体层两端的源区及漏区。通过在主体凹槽的两端设置与之连通的扩展凹槽，有效增加了漏电电阻，降低凹槽的侧边漏电。
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公开(公告)号：CN111952187A
公开(公告)日：2020-11-17
申请号：CN202010850646.4
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/06 , H01L29/423 , H01L29/786
Abstract: 本发明提供一种具有漏电屏蔽结构的SOI场效应晶体管及制备方法，结构包括：具有底衬底、绝缘层及呈半导体岛的顶半导体层的图形化SOI衬底，绝缘层中具有凹槽，半导体岛完全覆盖凹槽；第一导电类型重掺杂区，形成于凹槽上方的沿第二方向延伸的顶半导体层的两端，且其在第二方向上的宽度大于位于凹槽上方的沿第二方向延伸的顶半导体层与绝缘层交叠区域的宽度；栅极结构，形成于凹槽上方；第二导电类型的源区及漏区，形成于栅极结构的两端；体偏置电极，形成于第一导电类型重掺杂区上。通过设置第一导电类型重掺杂区及体偏置电极，有效调节沟道反型层与重掺杂区形成的PN结势垒高度，有效消除总剂量效应导致的漏电沟道，使该器件对总剂量效应零响应。
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