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公开(公告)号：CN119905130A
公开(公告)日：2025-04-29
申请号：CN202510405579.8
申请日：2025-04-02
Applicant: 上海交通大学
Abstract: 本发明实施例提供了一种存储装置的自检测方法、自检测电路、存储装置及系统，涉及存储检测技术领域。存储装置的自检测方法，包括：在进入存储装置的自检测模式后，向时钟发生模块发送自检使能信号，并将自检命令数据发送至各分布式检测单元；时钟发生模块生成自检时钟信号发送至自检测模块以及各分布式检测单元；基于自检命令数据，获取用于对相对应的目标存储模块进行测试的测试相关数据，并基于测试相关数据对目标存储模块进行故障测试，得到目标存储模块的故障信息。本发明降低了自检测的功耗，提升了存储模块的自检测效率。
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公开(公告)号：CN119008561A
公开(公告)日：2024-11-22
申请号：CN202411100791.5
申请日：2024-08-12
Applicant: 上海交通大学
IPC: H01L23/48 , H01L23/528 , H01L23/522
Abstract: 本发明提供了一种用于芯粒间互连的无源均衡器及芯粒间互连系统，包括：上层锯齿状金属铜线、下层锯齿状金属铜线、第一过孔以及第二过孔；所述上层锯齿状金属铜线一侧设置第二过孔，另一侧通过第一过孔连接所述下层锯齿状金属铜线；所述上层锯齿状金属铜线和所述下层锯齿状金属铜线均设置为锯齿状并交错设置。本申请采用隐埋于金属接地层的双层锯齿交叉金属铜线，可以有效解决高速并行数据传输系统中存在的严重码间干扰(ISI)问题，在传输系统中信道的电压传输曲线中表现为传输频谱在直流频率和奈奎斯特频率范围内的平坦化，使得接收机的眼图质量得到明显提高。
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公开(公告)号：CN118012792A
公开(公告)日：2024-05-10
申请号：CN202410120070.4
申请日：2024-01-29
Applicant: 上海交通大学
IPC: G06F13/16
Abstract: 本发明涉及主控与近内存加速器通信技术领域，公开了近内存计算架构中的主控与近内存加速器间直接通信方法，包括：当所述近内存加速器工作时，所述主控和所述近内存加速器之间的存储总线处于空闲状态，将所述存储总线构建为桥接总线，在所述桥接总线上实现桥接通信；在所述主控的存储控制器中增加所述桥接通信的能力来构建桥接存储控制器，通过将不同的主控访问转换为桥接访问，在所述桥接存储控制器中增加若干桥接指令并进行编码，同时设置所述桥接指令自身和交互的时序约束；在近内存加速器上增加接收和处理所述桥接访问的能力构建桥接近内存加速器，通过增加若干多路复用器和桥接控制器实现。在不改变存储器状态的同时避免了引入新的总线。
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公开(公告)号：CN115277551B
公开(公告)日：2024-01-12
申请号：CN202210898679.5
申请日：2022-07-28
Applicant: 上海交通大学
IPC: H04L45/586 , H04L45/74
Abstract: 本发明提供了一种基于环形结构的模块化三维片上网络无死锁路由系统和方法，包括：三维片上网络的虚拟通道配置结构：顶层路由器各方向具有2条虚拟通道；有源中介层路由器X方向具有1条虚拟通道；Y方向使用环形结构，具有2条虚拟通道；中介层部分环形结构：在二维阵列的基础上，X方向保持不变且仅一条虚拟通道；Y方向增设首尾相接的额外通道构成环形结构，且每两个路由器之间具有两条虚拟通道；数据包传输选择模块：选择芯片内数据包、跨芯片数据包的传输方式。本发明能够有效避免死锁问题，同时在中介层Y方向节点较多的网络中具有较高的网络传输速率。
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公开(公告)号：CN116627379A
公开(公告)日：2023-08-22
申请号：CN202310585437.5
申请日：2023-05-23
Applicant: 上海交通大学
IPC: G06F7/487
Abstract: 本发明提供了一种可重构的支持多精度浮点或定点运算的方法及系统，能够完成多路并行的浮点或定点低精度运算，也可以整体实现一个高精度的浮点或定点运算。相比于现阶段已经提出的运算单元，本发明面向神经网络中的训练和推断、已经多种数据密集型应用的多精度、多规格的计算需求，在粗粒度可重构阵列的数据位宽首先得前提下，设计支持多精度及混合精度定/浮点操作的高能效、低延迟、低面积开销运算单元；统一浮点与定点数据通路，以更小的资源开销同时支持更多样化的计算模式，避免了在处理单元中独立放置浮点和定点计算引擎后，面向不同计算需求时资源浪费的问题，大幅提升可重构阵列的混合精度运算性能。
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Patent Agency Ranking
公开(公告)号：CN116048521A
公开(公告)日：2023-05-02
申请号：CN202310003557.X
申请日：2023-01-03
Applicant: 上海交通大学
IPC: G06F8/41
Abstract: 本发明公开了一种多阵列粗粒度可重构架构的多层级并行性开发方法，涉及粗粒度可重构架构编译器领域。输入的C++文件经过Polygeist处理成由MLIR中Affine方言和SCF方言组成的中间表达式；任务进行循环级的优化，并使用并行性分析和阵列间映射算法来开发高层次的任务级并行性和数据级并行性，并行信息通过CGRA方言形式进行存储，MLIR的方言会被翻译回带有并行信息的编辑后的C++文件；编辑后的C++文件经过Clang生成低级别的中间表达式，通过阵列内的映射算法开发循环级并行性和指令级并行性；在整合阵列间信息后，最终生成配置文件，完成整个流程。本发明降低映射复杂度，开发多层次的并行性，有效提升映射性能；扩展性强，可以与不同的阵列内映射方法进行组合和协同工作。
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公开(公告)号：CN111475205B
公开(公告)日：2023-03-17
申请号：CN202010135772.1
申请日：2020-03-02
Applicant: 上海交通大学 , 上海航天计算机技术研究所
IPC: G06F9/38 , G06F12/1027
Abstract: 本发明公开了一种基于数据流解耦合的粗粒度可重构阵列结构设计方法以及解耦合单元，涉及计算机协处理器加速领域，通过对造成静态CGRA中流水线停顿的数据流耦合现象归纳为访存、控制等因素导致的数据流速率不同而产生的互相影响，进行解耦合并设计解耦合单元，将其插入不同区域间耦合交互的位置，并将其作为统一的内存访问接口，优化了不同形式的流水线停顿，提高了CGRA的性能和资源利用率。
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公开(公告)号：CN112612744B
公开(公告)日：2022-11-25
申请号：CN202011471974.X
申请日：2020-12-14
Applicant: 上海交通大学
Abstract: 本发明公开了一种基于数据流解耦的可重构阵列映射方法，涉及可重构阵列的映射布局领域，首先，在原始DFG(Data Flow Graph,数据流图)中执行速率失配的区域间加入DE(Decouple Element,解耦单元)，对数据流进行解耦；其次，利用一种“局部紧密，全局稀疏”的分簇式互连结构，将解耦后的所述数据流分隔在若干个规则的互连区域内；最后，通过一种分布式多阶段的布局算法，对每块所述互连区域内的所述数据流进行物理布局。本发明可以提高阵列的执行效率，完成了各种类型的单元的高效映射，并提升布局的速度和质量。
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公开(公告)号：CN115115044A
公开(公告)日：2022-09-27
申请号：CN202210789002.8
申请日：2022-07-06
Applicant: 上海交通大学
Abstract: 本发明提供了一种基于通道融合的可配置稀疏卷积硬件加速方法和系统，包括：步骤1：获取所有非零的有效激活值数据与对应卷积核权重数据的偏移地址；步骤2：将有效激活值数据与对应卷积核权重数据的偏移地址进行存储，并将对应的有效值数据对依次进行乘累加操作；步骤3：在乘累加队列中设置数据选择器与数据分路器，将融合卷积核的数据结果重新解耦合至对应的输出通道进行累加；步骤4：对不同通道的数据进行重分配，将融合后的对应输出通道的数据重新送入融合前的输出通道的位置。本发明通过对稀疏卷积核进行通道融合预处理，使得各个融合后的输出通道间有效数据量尽可能平衡，从而带来了更高的硬件利用率与更高的稀疏卷积加速效率。
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公开(公告)号：CN115081608A
公开(公告)日：2022-09-20
申请号：CN202210750313.3
申请日：2022-06-29
Applicant: 上海交通大学
Abstract: 本发明提供了一种基于自适应分配的神经网络加速器实现系统和方法，包括：模块M1：构建激活与权重双数据位加速器的整体架构，包括DRAM与数据加载模块、写回模块、片上缓存模块、有效项生成单元和计算阵列，以及各模块间的连接关系；模块M2：构建激活数据和权重数据有效项表达方式，以及根据该表达方式构建激活数据和权重数据有效项生成单元和移位累加运算单元；模块M3：确定计算阵列中的数据流组织方式，进行数据分组和同步，构建权重数据组合位有效项表达方式。本发明在对激活数据和权重数据进行有效位检测后，通过权重数据组合位有效项的表示方法，减少双数据位串行计算时的有效项个数，缩短了计算周期。
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