公开(公告)号：CN115346998A

公开(公告)日：2022-11-15

申请号：CN202210149385.2

申请日：2022-02-18

Applicant: 三星电子株式会社

Inventor： 金炫哲 ,  金容锡 ,  禹东秀 ,  柳成原 ,  李炅奂 ,  洪载淏

IPC: H01L27/1159 ,  H01L27/11597 ,  H01L27/11595

Abstract: 一种半导体存储器件可以包括堆叠，该堆叠包括：交替堆叠在衬底上的字线和层间绝缘图案，该字线沿平行于衬底的顶面的第一方向延伸；半导体图案，与字线交叉，并且具有沿平行于衬底的顶面的第二方向延伸的长轴；数据存储图案，分别介于半导体图案与字线之间，该数据存储图案包括铁电材料；位线，沿垂直于衬底的顶面的第三方向延伸，并在第一方向上彼此间隔开，该位线中的每一条位线与在第三方向上彼此间隔开的半导体图案的第一侧面接触；以及源极线，与半导体图案的第二侧面接触。

公开(公告)号：CN115332264A

公开(公告)日：2022-11-11

申请号：CN202210364302.1

申请日：2022-04-07

Applicant: 三星电子株式会社

Inventor： 李炅奂 ,  金容锡 ,  金炫哲 ,  禹东秀 ,  柳成原

IPC: H01L27/11568 ,  H01L27/1157 ,  H01L27/11582

Abstract: 一种半导体存储器件包括：半导体衬底；栅极结构，所述栅极结构在所述半导体衬底上沿垂直方向延伸；多个电荷俘获层，所述多个电荷俘获层在所述垂直方向上彼此间隔开并且均具有围绕所述栅极结构的第一环形的水平截面；多个半导体图案，所述多个半导体图案在所述垂直方向上彼此间隔开并且均具有围绕所述多个电荷俘获层中的相应的电荷俘获层的第二环形的水平截面；源极区和源极线，所述源极区和所述源极线位于所述多个半导体图案中的每个半导体图案的在水平方向上的一端处；以及漏极区和漏极线，所述漏极区和所述漏极线位于所述多个半导体图案中的每个半导体图案的在所述水平方向上的另一端处。所述栅极结构可以包括栅极绝缘层和栅电极层。

公开(公告)号：CN112018115A

公开(公告)日：2020-12-01

申请号：CN202010111840.0

申请日：2020-02-24

Applicant: 三星电子株式会社

Inventor： 卢亨俊 ,  金俊秀 ,  禹东秀 ,  全南镐

IPC: H01L27/108 ,  H01L21/8242

Abstract: 提供了一种集成电路装置及其制造方法。该集成电路装置包括：衬底，其包括有源区；装置隔离膜，其限定有源区；字线，其被布置在有源区和装置隔离膜上面并在第一水平方向上延伸；和栅介电膜，其被布置在衬底和字线之间以及装置隔离膜和字线之间，其中，在与第一水平方向正交的第二水平方向上，字线的在多个有源区上面的第二部分的宽度大于字线的在有源区上面的第一部分的宽度。为了制造集成电路装置，通过将掺杂剂离子注入到衬底和装置隔离膜中而在衬底和装置隔离膜中形成杂质区，并且减小杂质区的一部分的厚度。

公开(公告)号：CN109671709A

公开(公告)日：2019-04-23

申请号：CN201811192019.5

申请日：2018-10-12

Applicant: 三星电子株式会社

Inventor： 全南镐 ,  李进成 ,  李炫静 ,  禹东秀 ,  许栋圭 ,  洪载昊

IPC: H01L27/108

CPC classification number: H01L27/1052 ,  H01L21/823842 ,  H01L21/8239 ,  H01L27/10814 ,  H01L27/10817 ,  H01L27/10823 ,  H01L27/10855 ,  H01L27/10876 ,  H01L27/10885 ,  H01L27/10888 ,  H01L27/10891 ,  H01L27/10894 ,  H01L27/10897 ,  H01L29/0649 ,  H01L27/10805 ,  H01L27/10852 ,  H01L27/10861

Abstract: 本发明公开了一种半导体存储器装置及一种制造半导体存储器装置的方法。所述半导体存储器装置包括：装置隔离层，界定衬底的有源区；以及栅极线，掩埋在衬底中且穿过有源区延伸。栅极线中的每一者包括：导电层；衬层，设置在导电层与衬底之间且将导电层与衬底分隔开；以及第一逸出功调整层，设置在导电层及衬层上。第一逸出功调整层包含第一逸出功调整材料。第一逸出功调整层的逸出功小于导电层及衬层的逸出功。本发明的半导体存储器装置具有增强的电特性。

公开(公告)号：CN109616474A

公开(公告)日：2019-04-12

申请号：CN201811156224.6

申请日：2018-09-26

Applicant: 三星电子株式会社

Inventor： 金志永 ,  李基硕 ,  金奉秀 ,  金俊秀 ,  禹东秀 ,  李圭弼 ,  洪亨善 ,  黄有商

IPC: H01L27/11526 ,  H01L27/11551 ,  H01L27/11573 ,  H01L27/11578

Abstract: 提供了半导体存储器件。半导体存储器件包括基板。半导体存储器件包括垂直堆叠在基板上的多个存储单元晶体管。半导体存储器件包括连接到所述多个存储单元晶体管中的至少一个的源极区的第一导电线。半导体存储器件包括连接到所述多个存储单元晶体管的多个栅电极的第二导电线。此外，半导体存储器件包括连接到所述多个存储单元晶体管中的至少一个的漏极区的数据存储元件。

公开(公告)号：CN102800693B

公开(公告)日：2016-08-10

申请号：CN201210165160.2

申请日：2012-05-24

Applicant: 三星电子株式会社

Inventor： 金志永 ,  吴容哲 ,  禹东秀 ,  郑铉雨 ,  秦教英 ,  崔成菅 ,  洪亨善 ,  黄有商

IPC: H01L29/423 ,  H01L29/06 ,  H01L23/488 ,  H01L27/108 ,  H01L21/8242

CPC classification number: G11C11/4096 ,  G11C11/404 ,  G11C11/4085 ,  H01L21/823437 ,  H01L27/10823 ,  H01L27/10873 ,  H01L27/10876 ,  H01L27/10891 ,  H01L27/10894 ,  H01L29/41741 ,  H01L29/4236 ,  H01L29/66484 ,  H01L29/66613 ,  H01L29/66666 ,  H01L29/7827 ,  H01L29/7831

Abstract: 本发明提供了一种半导体器件及其形成方法，在该半导体器件中由两个子栅独立地控制一个沟道区以抑制泄漏电流的产生。