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公开(公告)号：CN102842495A
公开(公告)日：2012-12-26
申请号：CN201210376802.3
申请日：2012-09-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/306 , H01L21/20
Abstract: 本发明提供一种硅基纳米阵列图形化衬底及硅基外延层的制备方法，该方法利用化学催化腐蚀法制备出硅基纳米阵列图形化衬底，然后在所述硅基纳米阵列图形化衬底上外延Ge或III-V族化合物，从而可以得到低缺陷密度、高晶体质量的Ge或III-V族化合物外延层。此外，本发明的制备工艺简单，成本低，有利于推广使用。
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公开(公告)号：CN102751184A
公开(公告)日：2012-10-24
申请号：CN201210254007.7
申请日：2012-07-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/306
Abstract: 本发明提供一种降低Si表面粗糙度的方法，属于半导体领域，包括步骤：首先提供一至少包括SixGe1-x层以及结合于其表面的Si层的层叠结构，采用选择性腐蚀或机械化学抛光法去除所述SixGe1-x层，获得具有残留SixGe1-x材料的Si层粗糙表面，然后采用质量比为1∶3~6∶10~20的NH4OH:H2O2:H2O溶液对所述Si层粗糙表面进行处理，去除所述残留SixGe1-x材料，以获得光洁的Si层表面。本发明可以有效降低去除应变硅表面的SixGe1-x材料残余，降低应变硅表面的粗糙度，获得光洁的应变硅表面，为后续的器件制造工艺带来了极大的便利。本发明工艺简单，适用于工业生产。
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公开(公告)号：CN101916726B
公开(公告)日：2012-10-10
申请号：CN201010220198.6
申请日：2010-07-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L21/3205 , H01L29/78
CPC classification number: H01L29/78654 , H01L29/78612
Abstract: 本发明公开了一种抑制SOI浮体效应的MOS结构的制作方法。本发明方法制作的SOIMOS结构，其有源区包括：体区、N型源区、N型漏区、重掺杂P型区；其N型源区由硅化物和与之相连的N型Si区两部分组成；所述重掺杂P型区位于硅化物与绝缘埋层之间，并分别与硅化物、体区、绝缘埋层及浅沟槽隔离结构相接触。制作时先通过离子注入的方法形成重掺杂P型区，再在源区的部分表面形成一层金属，通过热处理使金属与其下的Si材料反应生成硅化物。本发明通过硅化物与下方的重掺杂P区形成欧姆接触，释放SOI MOS器件在体区积累的空穴，从而抑制SOIMOS器件的浮体效应，并具有不增加芯片面积，制造工艺简单与常规CMOS工艺相兼容等优点。
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公开(公告)号：CN101958271B
公开(公告)日：2012-09-26
申请号：CN201010223135.6
申请日：2010-07-09
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
IPC: H01L21/762 , H01L21/20
Abstract: 本发明涉及一种利用绝缘体上硅制备悬空应变硅薄膜的方法，其特征在于在SOI上面外延一层SiGe层，然后将SOI材料淘空，通过应力转移法，将SiGe的应力转移到SOI材料的顶层硅中，最终获得悬空的应变硅薄膜层。所获得悬空的应变硅薄膜层的厚度为10-50nm。由本发明提供的工艺只需简单的一步外延工艺和湿法刻蚀工艺实施，避免了大量穿透位错的产生，获得高质量的应变硅薄膜材料。
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公开(公告)号：CN101958270B
公开(公告)日：2012-09-26
申请号：CN201010223124.8
申请日：2010-07-09
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
IPC: H01L21/762 , H01L21/265
Abstract: 本发明涉及一种绝缘体上超薄应变材料的制备方法，其特征在于在选定的半导体衬底材料上外延生长一层半导体材料，该外延生长的半导体材料厚度在临界厚度以内，且使晶体处于完全应变状态，接着进行氧离子注入，使氧离子主要分布在半导体衬底材料中，最后进行800-1200℃高温退火，在形成绝缘埋层的同时，使外延生长的半导体材料顶部发生弛豫，将应力转移到衬底材料的顶部中去，形成新的应变层。所制备的超薄应变材料层≤50nm。本发明只需一步氧离子注入结合外延工艺而省去键合和剥离工艺，使绝缘体上硅得以简单实现。
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Patent Agency Ranking
公开(公告)号：CN102664166A
公开(公告)日：2012-09-12
申请号：CN201210175119.3
申请日：2012-05-31
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/8238 , H01L27/092
Abstract: 本发明提供一种CMOS器件及其制作方法，于具有SiO2层的Si衬底中分别形成第一深度的第一凹槽及大于所述第一深度的第二深度的第二凹槽，于所述第一凹槽及第二凹槽内分别形成Ge层、止刻层以及Ⅲ-Ⅴ族半导体层，然后采用选择性腐蚀技术刻蚀上述结构至所述第一凹槽内的Ge层，并使所述Ge层、SiO2层及Ⅲ-Ⅴ族半导体层处于同一平面，最后在所述Ge层上制作PMOS器件，在所述Ⅲ-Ⅴ族半导体层上制作NMOS器件以完成所述CMOS器件的制作。本发明只需在外延后通过选择性腐蚀工艺及抛光工艺即可获得具有Ge层及Ⅲ-Ⅴ族半导体层混合材料沟道的衬底，工艺简单，有利于降低成本；在该衬底上制备CMOS器件，具有较高的工作速度，有利于提高器件的性能。
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公开(公告)号：CN101996999B
公开(公告)日：2012-06-20
申请号：CN201010263965.1
申请日：2010-08-24
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/108 , H01L21/8242
CPC classification number: H01L27/1087 , H01L29/66181 , H01L29/945
Abstract: 本发明公开了一种具有扩展型沟槽的DRAM结构及其制作方法，该结构包括PMOS晶体管和与其源极相连的沟槽电容器，该沟槽电容器包括半导体衬底、交替排列的P型SiGe层和P型Si层、沟槽、电介质层和多晶硅层，沟槽位于交替排列的P型SiGe层和P型Si层内，深入至半导体衬底，其侧壁剖面为梳齿形，交替排列的P型SiGe层和P型Si层作为沟槽电容器的下极板，电介质层位于沟槽内壁表面，多晶硅层填充于沟槽内作为沟槽电容器的上极板；在交替排列的P型SiGe层和P型Si层之上还制备有N型Si层，所述PMOS晶体管制作于该N型Si层上。本发明方法用掺杂和外延技术交替生长P型SiGe层和P型Si层并用选择性刻蚀制作出梳齿形的侧壁，改进了DRAM中深槽式电容器的结构，简化了制作工艺。
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公开(公告)号：CN102104048B
公开(公告)日：2012-05-30
申请号：CN200910201331.0
申请日：2009-12-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/12 , H01L29/78 , H01L23/60 , H01L21/84 , H01L21/336
CPC classification number: H01L27/0266
Abstract: 本发明公开了一种用于绝缘体上硅技术的MOS型ESD保护结构及其制作方法。所述ESD保护结构包括直接连接SOI衬底体区的外延硅层；外延硅层的两侧为侧氧隔离墙，所述侧氧隔离墙用以划分ESD保护结构与本征有源结构；外延硅层的顶部左右两端分别为ESD保护结构的源漏区；外延硅层的顶部中心位置处向上生长有ESD保护结构的多晶硅栅；ESD保护结构的多晶硅栅与外延硅层之间夹有ESD保护结构的二氧化硅栅介质；ESD保护结构的多晶硅栅与ESD保护结构的二氧化硅栅介质的两侧设有侧氧隔离墙。本发明使泄漏电流能够下沉至SOI衬底，且通过外延工艺使得ESD保护结构与有源区本征MOS管处于同一平面，这样便于后续工艺的处理。
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公开(公告)号：CN101771051B
公开(公告)日：2011-09-14
申请号：CN200910200964.X
申请日：2009-12-25
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/108 , H01L21/8242
CPC classification number: H01L29/7841 , G11C11/404 , G11C2211/4016 , H01L27/10802
Abstract: 本发明公开了一种浮体动态随机存储器的单元结构及其制作工艺。其结构包括位于埋层氧化层上的N型半导体区、位于N型半导体区上的P型半导体区以及位于P型半导体区上的栅极区，P型半导体区、N型半导体区四周设有电隔离区。利用隔离的浮体栅二极管作存储节点，通过带与带间的隧道穿透，空穴在浮体积聚定义为第一种存储状态；通过PN结正向偏置，空穴从浮体发射出去或者电子注入到浮体，定义为第二种存储状态；这两种状态造成浮体栅二极管(P+/N+)正向开启电压的差异，通过电流的大小可以感知。本发明是一种高效低功耗高密度栅二极管(P+/N+)浮体存储器单元，具备制作工艺简单、集成密度高、成本低廉及可靠性高等优点。
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公开(公告)号：CN102176215A
公开(公告)日：2011-09-07
申请号：CN201110072771.8
申请日：2011-03-24
Applicant: 中国科学院上海微系统与信息技术研究所
CPC classification number: G06F17/5036
Abstract: 本发明公开了一种SOI场效应晶体管SPICE模型系列的建模方法，通过设计制作辅助器件，测量电学特性数据，获取中间数据，在中间数据的基础上提取模型参数，建立浮体结构SOI场效应晶体管的SPICE模型，并利用中间数据及辅助器件数据提取模型参数，编写宏模型，建立体引出结构SOI场效应晶体管的SPICE模型。本发明提出的建模方法考虑了体引出结构中引出部分的寄生晶体管的影响，利用该方法建立的模型系列能更加准确的反应体引出结构及浮体结构的SOI场效应晶体管的实际工作情况及电学特性，提高了模型的拟和效果。
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