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公开(公告)号：CN104765900B
公开(公告)日：2018-03-23
申请号：CN201410119998.7
申请日：2014-03-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F7/70466 , G06F17/5072 , G06F2217/12 , Y02P90/265
Abstract: 本发明涉及用于通过在未组装的IC单元上实施结构有效性检查来形成多图案化光刻（MPL）兼容的集成电路布局的方法和装置以加强避免组装后的MPL冲突的设计约束。在一些实施例中，通过生成具有多图案化设计层的多个未组装的集成电路（IC）单元实施该方法。在未组装的IC单元上实施结构有效性检查以识别出具有设置在包括有潜在的多图案化着色冲突的图案中的模型的违规的IC单元。调整违规的IC单元中的设计模型以获得多个无违规的IC单元。然后，组装多个无违规的IC单元以形成MPL兼容的IC布局。由于MPL兼容的IC布局没有着色冲突，所以进行分解算法的操作而不实施组装后颜色冲突检查。
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公开(公告)号：CN107784179A
公开(公告)日：2018-03-09
申请号：CN201711111879.7
申请日：2017-11-13
Applicant: 嘉兴倚韦电子科技有限公司
Inventor： 徐靖
IPC: G06F17/50
CPC classification number: G06F17/5072
Abstract: 本发明公开了一种集成电路半定制后端设计布线和优化方法。步骤S1：后端设计工具导入初始数据。步骤S2：通过后端设计工具添加填充单元，以固定版图初始格局和寄生参数。步骤S3：根据上述初始数据，通过后端设计工具对于各条信号线进行选择性处理，以输出第一布线结果。步骤S4：根据预设的各条信号线的优先级，通过后端设计工具对于上述第一布线结果的时钟信号线优先于常规信号线进行布线，以输出第二布线结果。本发明公开的集成电路半定制后端设计布线和优化方法，在布线阶段进行针对性优化以提高设计效率和设计质量，以便高质高效地完成项目开发周期各个时间节点的目标任务。
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公开(公告)号：CN107704647A
公开(公告)日：2018-02-16
申请号：CN201710713172.7
申请日：2017-08-18
Applicant: 杰华特微电子(张家港)有限公司
CPC classification number: G06F17/5072 , H03M1/66
Abstract: 本发明公开了一种电流数模转换器及其布局方法，所述电流数模转换器包括多路并联的电流源，每路电流源至少串联一个控制开关，通过输入数字信号来控制所述控制开关的通断，多路并联电流源的公共端作为输出端，输出模拟信号；将所述每路电流源分别分成多个电流源单元，每路中的所述多个电流源单元串联，所述多个电流源单元分布在所述电流数模转换器的不同位置。本发明通过对电流源的合理布局来提高芯片输出电流的准确性。
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公开(公告)号：CN107679311A
公开(公告)日：2018-02-09
申请号：CN201710885053.X
申请日：2017-09-26
Applicant: 上海华虹宏力半导体制造有限公司
Inventor： 曹云
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F17/5009 , G06F17/5072 , G06F2217/66
Abstract: 本发明提供的存储器IP模块寄生参数的提取方法中，包括：获取存储器的电路版图，所述电路版图包括存储单元阵列及外围电路；对所述电路版图进行电路检查，将所述存储单元阵列与存储器的电路结构一一对应，并通过所述电路检查；将所述存储单元阵列作为一整体单元，选定所述存储单元阵列中的部分区域，提取所述存储单元阵列的部分区域的寄生参数；调用所述存储单元阵列的列表，对所述电路版图的电路进行寄生参数提取；对所述存储单元阵列部分区域的寄生参数及电路版图电路的寄生参数进行仿真。本发明中，不需要对GDS以及寄生参数网表进行处理，避免了出错，且节省了人工，提高了效率。
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公开(公告)号：CN107679276A
公开(公告)日：2018-02-09
申请号：CN201710772911.X
申请日：2017-08-31
Applicant: 电力规划总院有限公司
IPC: G06F17/50
CPC classification number: G06F17/5072
Abstract: 本发明提供一种电力系统潮流接线图的生成方法、生成装置、电子设备、以及计算机可读存储介质，其中电力系统潮流接线图的生成方法包括如下步骤：步骤S1，读取文件并对所述文件进行文本解析，所述文件包括拓扑结构文件、潮流文件、以及图形文件；步骤S2，建立内存单元，所述内存单元包括网络拓扑结构和图形结构，其中，网络拓扑结构基于所述拓扑结构文件和所述潮流文件生成，图形结构基于图形文件生成；步骤S3，建立图元管理模块，所述图元包括厂站和边，厂站的管理包括添加厂站标注和图形数据，边的管理包括添加边标注和折点集合；步骤S4，根据图形绘制要求在所述图元管理模块中选择厂站中的母线和厂站图标，以将厂站绘制到图形区域的指定位置。
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Patent Agency Ranking
公开(公告)号：CN102708221B
公开(公告)日：2018-01-19
申请号：CN201210046153.0
申请日：2012-02-23
Applicant: 阿尔特拉公司
IPC: G06F17/50
CPC classification number: G06F17/5077 , G06F17/5054 , G06F17/5072 , G06F2217/72
Abstract: 本发明涉及用于对局部重配置模块进行布局和布线的方法和设备。一种用于在目标器件上设计系统的方法，包括将该目标器件上的资源指定给系统中的静态逻辑模块和局部重配置(PR)模块。使用来自所指定资源的资源来并行地对该PR模块中的一个的实例进行布局和布线。还公开了其他实施例。
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公开(公告)号：CN107564904A
公开(公告)日：2018-01-09
申请号：CN201710524957.X
申请日：2017-06-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/105 , H01L27/088
CPC classification number: H01L27/0207 , G06F17/5072 , G06F2217/02 , G06F2217/12 , H01L27/088 , H01L27/0886 , H01L27/092 , H01L27/0924 , H01L2027/11875
Abstract: 本发明公开了一种集成电路，包括至少一个第一有源区、与所述第一有源区邻近的至少一个第二有源区以及多个第三有源区。第一有源区和第二有源区被交错。第三有源区设置为与所述第一有源区邻近，其中所述第三有源区基本互相对准。本发明还提供了集成电路布局及其配置方法。
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公开(公告)号：CN107515977A
公开(公告)日：2017-12-26
申请号：CN201710706350.3
申请日：2017-08-17
Applicant: 南京国电南自电网自动化有限公司
IPC: G06F17/50
CPC classification number: G06F17/5072
Abstract: 本发明公开了一种基于G语言的继电保护主接线图设计方法，将主接线图的绘制分为主接线图元绘制和主接线图绘制两个步骤，绘制主接线图元时将主接线图图元作为单一的文件存储，用于在主接线图上引用；绘制主接线图时根据用户需求绘制主接线图形，除了绘制基本属性外，同时支持引入主接线图元，在主接线图形中，被引入的主接线图图元作为一个基本的元件；通过此方法，设计基于G语言的主接线图文件；本发明支持跨平台，本发明极大提高了主接线图的开发效率，降低时间成本，学习成本和人力成本。
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公开(公告)号：CN103915407B
公开(公告)日：2017-12-22
申请号：CN201410007118.7
申请日：2014-01-07
Applicant: 飞思卡尔半导体公司
IPC: H01L23/50
CPC classification number: G06F17/5077 , G06F7/38 , G06F17/5054 , G06F17/5072 , H01L23/525 , H01L25/00 , H01L27/0207 , H01L27/118 , H01L2924/0002 , H03K19/173 , H03K19/177 , H03K19/17736 , H01L2924/00
Abstract: 本发明涉及集成电路的可配置电路和网状结构。集成电路（IC）设计包括在网状结构中被布置以便于在设计内的不同平台或逻辑块之间路由信号的可配置电路。每一个可配置电路具有半导体元件，其带有在第一半导体层中的输入和输出端子、在第二半导体层中与网状结构的方向相对应的输入/输出（I/O）端口、允许信号在第一方向上行进以被接收的可配置输入通孔以及允许输出信号在第二方向上从所述可配置电路输出的可配置输出通孔。
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公开(公告)号：CN107463724A
公开(公告)日：2017-12-12
申请号：CN201710414242.9
申请日：2017-06-05
Applicant: 英飞凌科技股份有限公司
Inventor： A·屈泽尔
IPC: G06F17/50 , H01L21/822 , H01L27/02
CPC classification number: H01L23/5222 , G06F17/5072 , G06F17/5081 , H01L23/5223 , H01L27/0207 , H01L29/0619 , H01L29/1608 , H01L29/43 , H01L29/6606 , H01L29/861 , H01L29/94 , H01L21/822
Abstract: 本发明提出了用于设计半导体器件的方法、用于制造半导体器件的方法以及相应的半导体器件。在此电容结构或者与供电网络耦合，或者用于消除设计违规。
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