公开(公告)号：CN108011618B

公开(公告)日：2024-08-09

申请号：CN201711370930.6

申请日：2017-12-19

Applicant: 嘉兴倚韦电子科技有限公司

Inventor： 徐靖

IPC: H03K3/012

Abstract: 一种低功耗触发器，包括MOS管N1、MOS管N3、MOS管Qn、第一反向器G1和第二反向器G2，信号输入端D与MOS管N3的第2脚、MOS管Qn的第1脚连接，MOS管N3的第3脚与信号输出端Q连接，信号输出端Q与第一反向器G1的输入端连接，第一反向器G1的输出端与MOS管Qn第3脚连接，MOS管Qn第2脚与第二反向器G2的输入端连接，第二反向器G2的输出端与MOS管N1第1脚连接，MOS管N1第2脚、第3脚分别与时钟脉冲CLK_pulse、MOS管N3的第一脚连接；MOS管N3第一脚、MOS管Qn第1脚、MOS管N1第1脚为栅极。低功耗触发器采用静态结构，时钟负载小，实现了低功耗，降低功耗损失，运行性能稳定，能使用于对速度和功耗要求比较苛刻的系统，替代传统的脉冲触发器使系统得到更高的性能。

公开(公告)号：CN109460569B

公开(公告)日：2023-04-07

申请号：CN201811118424.2

申请日：2018-09-25

Applicant: 嘉兴倚韦电子科技有限公司

Inventor： 徐靖

IPC: G06F30/39

Abstract: 本发明公开了一种集成电路后端半定制设计高效RDL设计方法，包括以下按步骤：步骤S1：基于RDL设计需求进行芯片全局规划。步骤S2：基于步骤S1中的芯片全局规划结果进行最终RDL设计数据的生成。本发明公开的集成电路后端半定制设计高效RDL设计方法，其有益效果在于，通过设置RDL设计步骤、RDL数据整合步骤、RDL数据检查步骤，确保最后流片成功，避免无效工作和减少设计迭代次数，缩短整个芯片设计周期。

公开(公告)号：CN109446564B

公开(公告)日：2022-12-02

申请号：CN201811112690.4

申请日：2018-09-25

Applicant: 嘉兴倚韦电子科技有限公司

Inventor： 徐靖

IPC: G06F30/392 ,  G06F30/398

Abstract: 本发明公开了一种集成电路半定制物理设计贯穿信号线高效复用方法，包括以下步骤。步骤S1：获得原始设计数据并且验证该原始设计数据的完整性和正确性。步骤S2：将复用模块内的多个子模块替换为相同的母版子模块。步骤S3：当复用模块内的贯穿线的间距小于指定间距时，调整子模块的位置以减少穿过复用模块的贯穿线的数量。步骤S4：当复用模块内的贯穿线具有相同的连接关系时，将上述独立的贯穿线进行复用调整，以完成贯穿线的最短距离连接。本发明公开的集成电路半定制物理设计贯穿信号线高效复用方法，有效地提高贯穿信号线的复用效率，避免无效工作和减少设计迭代次数，最终缩短整个芯片设计周期。

公开(公告)号：CN108256189B

公开(公告)日：2021-08-03

申请号：CN201810012744.3

申请日：2018-01-06

Applicant: 嘉兴倚韦电子科技有限公司

Inventor： 徐靖

IPC: G06F30/398 ,  G06F30/396 ,  G06F30/392

Abstract: 本发明公开了一种集成电路半定制后端设计高效时钟树物理位置优化方法。步骤S1：后端设计工具根据芯片形状和元器件的电气参数逐一检查并且判断时钟树的各个物理位置是否合理，如果合理则检查时钟树的下一物理位置，否则标记该物理位置并且执行步骤S2。步骤S2：扫描步骤S1中被标记的物理位置对应的芯片区域，并且标记上述芯片区域中的物理有效区域。本发明公开的集成电路半定制后端设计高效时钟树物理位置优化方法，提高时钟树设计的设计质量，有助于提高芯片设计工作效率，减少无效工作和减少设计迭代次数，最终缩短芯片设计周期。

公开(公告)号：CN107798207A

公开(公告)日：2018-03-13

申请号：CN201711326251.9

申请日：2017-12-13

Applicant: 嘉兴倚韦电子科技有限公司

Inventor： 徐靖

IPC: G06F17/50

CPC classification number: G06F17/5068

Abstract: 本发明公开了一种集成电路半定制后端设计ECO设计方法。步骤S1：后端设计工具将ECO设计需求区分为功能ECO设计或者非功能ECO设计，如果是功能ECO设计则执行步骤S2，如果是非功能ECO设计则执行步骤S3。步骤S2：根据原始ECO数据和增量ECO数据判断是否需要优化，如果需要优化则顺次执行自动优化、手动优化和输出功能ECO设计结果，否则顺次执行手动优化和输出功能ECO设计结果。本发明公开的集成电路半定制后端设计ECO设计方法，提高集成芯片后端设计效率，有效地避免无效工作和减少设计迭代次数，缩短芯片设计周期，适合不同设计需求的后端设计项目，具有较好的通用性和完整性。

公开(公告)号：CN109446564A

公开(公告)日：2019-03-08

申请号：CN201811112690.4

申请日：2018-09-25

Applicant: 嘉兴倚韦电子科技有限公司

Inventor： 徐靖

IPC: G06F17/50

Abstract: 本发明公开了一种集成电路半定制物理设计贯穿信号线高效复用方法，包括以下步骤。步骤S1：获得原始设计数据并且验证该原始设计数据的完整性和正确性。步骤S2：将复用模块内的多个子模块替换为相同的母版子模块。步骤S3：当复用模块内的贯穿线的间距小于指定间距时，调整子模块的位置以减少穿过复用模块的贯穿线的数量。步骤S4：当复用模块内的贯穿线具有相同的连接关系时，将上述独立的贯穿线进行复用调整，以完成贯穿线的最短距离连接。本发明公开的集成电路半定制物理设计贯穿信号线高效复用方法，有效地提高贯穿信号线的复用效率，避免无效工作和减少设计迭代次数，最终缩短整个芯片设计周期。

公开(公告)号：CN109388864A

公开(公告)日：2019-02-26

申请号：CN201811112697.6

申请日：2018-09-25

Applicant: 嘉兴倚韦电子科技有限公司

Inventor： 徐靖

IPC: G06F17/50

Abstract: 本发明公开了一种集成电路半定制物理设计高效信号线电迁移分析方法，包括以下步骤。步骤S1：根据扁平式设计或者层次化设计对于寄生参数数据进行针对性检查。步骤S2：对于寄生参数数据进行格式转换。步骤S3：整理生成用于芯片设计的逻辑信息。步骤S4：根据经格式转换的寄生参数数据和用于芯片设计的逻辑信息生成属性信息。本发明公开的集成电路半定制物理设计高效信号线电迁移分析方法，基于信号线的物理和逻辑关系并且根据逻辑信息、属性信息和寄生参数数据利用FIT计算方式获得信号线电迁移分析数据，能够提高设计效率，避免无效工作和减少设计迭代次数，缩短整个芯片设计周期。

公开(公告)号：CN108062451A

公开(公告)日：2018-05-22

申请号：CN201810012730.1

申请日：2018-01-06

Applicant: 嘉兴倚韦电子科技有限公司

Inventor： 徐靖

IPC: G06F17/50

Abstract: 本发明公开了一种集成电路半定制后端设计时钟树顶层设计方法。步骤S1：后端设计工具执行顶层时钟树元器件布局，并且输出布局结果。步骤S2：根据步骤S1的布局结构执行顶层时钟树信号线配置，并且输出配置结果。步骤S3：将步骤S2的配置结果更新到全局顶层时钟树设计数据，同时增加顶层时钟树信号端口。步骤S4：将步骤S3的已更新的全局顶层时钟树设计数据进行简化提取，同时输出经过简化提取的全局顶层时钟树设计数据。本发明公开的集成电路半定制后端设计时钟树顶层设计方法，提高时钟树设计的设计质量，有助于提高芯片设计工作效率，减少无效工作和减少设计迭代次数，最终缩短芯片设计周期。

公开(公告)号：CN108038312A

公开(公告)日：2018-05-15

申请号：CN201711326398.8

申请日：2017-12-13

Applicant: 嘉兴倚韦电子科技有限公司

Inventor： 徐靖

IPC: G06F17/50

Abstract: 本发明公开了一种集成电路半定制后端设计时序预算方法。步骤S1：后端设计工具获取用于时序预算优化的设计数据，上述设计数据包括初始设计数据和/或最近一次迭代设计数据。步骤S2：根据上述设计数据进行顶层简化布局，并且输出第一输出数据。步骤S3：根据上述第一输出数据进行时序预算计算，并且输出第二输出数据。步骤S4：根据上述第二输出数据进行时序预算优化，并且输出第三输出数据。本发明公开的集成电路半定制后端设计时序预算方法，提高时序预算的设计质量，进而提高半定制后端设计环节的设计效率，缩短集成芯片设计周期。

公开(公告)号：CN107944186A

公开(公告)日：2018-04-20

申请号：CN201711326252.3

申请日：2017-12-13

Applicant: 嘉兴倚韦电子科技有限公司

Inventor： 徐靖

IPC: G06F17/50

CPC classification number: G06F17/5072

Abstract: 本发明公开了一种集成电路半定制后端设计高效布局规划方法。步骤S1：后端设计工具导入设计数据。步骤S2：根据上述设计数据进行布局设计以输出第一输出数据。步骤S3：根据上述第一输出数据进行电源网络设计以输出第二输出数据。步骤S4：根据上述第二输出数据进行流片需求设计以输出第三输出数据。步骤S5：根据上述第三输出数据进行布局再优化设计以输出布局规划数据。本发明公开的集成电路半定制后端设计高效布局规划方法，具有较好的通用性和完整性，有助于提高芯片布局规划的设计效率，规避无效工作量和减少设计迭代次数，最终缩短整个芯片设计周期。