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公开(公告)号：CN108346711B
公开(公告)日：2019-11-19
申请号：CN201810129982.2
申请日：2018-02-08
Applicant: 重庆邮电大学
IPC: H01L31/105 , H01L31/18 , H01L31/0224
Abstract: 本发明涉及半导体光电子技术领域，特别涉及一种改进的垂直结构光电探测器的制造方法，本发明通过将光电探测器芯片的下电极焊接在基板上，光电探测器芯片的上电极通过金丝连接到放大电路；本发明使光通过侧面进入本征I层不存在重掺杂死区和金属电极挡光问题，降低了光损失，减少了复合，提高了响应度，并且PN结在半导体体内，减小了探测器表面漏电流提高了光电探测器的反向击穿电压，同时，PN结面积主要为平行平面结面积，有效的减小了光电探测器总的PN结电容面积，减小了寄生RC时间常数，从而提高了器件的响应速度。
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公开(公告)号：CN106847960B
公开(公告)日：2019-04-09
申请号：CN201710058637.X
申请日：2017-01-23
Applicant: 重庆邮电大学
IPC: H01L31/0352 , H01L31/107 , H01L31/18
Abstract: 本发明请求保护一种采用p+n阱型二极管结构，同时引进保护环与深n阱结构以提高单光子雪崩二极管光电探测效率；采用合适的光窗口面积和过偏压，以获得较高的光电探测效率；通过调节其他的工艺和结构参数，可对器件的光电探测效率进行进一步的优化设计。扩散n阱保护环宽度对雪崩击穿特性影响较大，保护环宽度在0.8‑1.5μm时，器件的击穿特性较好；确定好器件的探测效率和击穿电压后，通过对器件的参数进行进一步的优化设计，可以得到较好的频率响应特性。单光子雪崩二极管器件扩散n阱保护环宽度为1μm时，雪崩击穿电压为13.2V。窗口面积直径为20μm，过偏压为1V最大探测效率高达37％；窗口面积直径为10μm，过偏压为1V时最大探测效率高达52％，过偏压为2V时最大探测效率高达55％。
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公开(公告)号：CN107946389A
公开(公告)日：2018-04-20
申请号：CN201711121289.2
申请日：2017-11-14
Applicant: 重庆邮电大学
IPC: H01L31/0352 , H01L31/107 , H01L31/18
CPC classification number: Y02P70/521 , H01L31/107 , H01L31/035272 , H01L31/03529 , H01L31/1876
Abstract: 本发明请求保护一种针对长波段微弱光的CMOS单光子雪崩二极管，具体结构是：在P型衬底上制作深N阱，然后在深N阱内制作P型重掺杂区，由P+层与深N阱构成PN结，作为雪崩倍增区，P+区周围环绕轻掺杂P阱作为保护环，入射光射入器件后在中等电场强度的深N阱区被吸收，产生的光生载流子向强电场区的雪崩倍增区移动。由于较长波段光产生的电子空穴在器件较深处形成，该发明深N阱可对这部分光信号进行有效探测。深N阱/P衬底作为屏蔽二极管，阻止衬底光生载流子扩散至PN结，从而减少了衬底慢光生载流子扩散对光电探测器响应速度的影响。本发明提高器件在长波段的吸收效率。
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公开(公告)号：CN106847960A
公开(公告)日：2017-06-13
申请号：CN201710058637.X
申请日：2017-01-23
Applicant: 重庆邮电大学
IPC: H01L31/0352 , H01L31/107 , H01L31/18
CPC classification number: Y02P70/521 , H01L31/107 , H01L31/035236 , H01L31/18
Abstract: 本发明请求保护一种采用p+n阱型二极管结构，同时引进保护环与深n阱结构以提高单光子雪崩二极管光电探测效率；采用合适的光窗口面积和过偏压，以获得较高的光电探测效率；通过调节其他的工艺和结构参数，可对器件的光电探测效率进行进一步的优化设计。扩散n阱保护环宽度对雪崩击穿特性影响较大，保护环宽度在0.8‑1.5μm时，器件的击穿特性较好；确定好器件的探测效率和击穿电压后，通过对器件的参数进行进一步的优化设计，可以得到较好的频率响应特性。单光子雪崩二极管器件扩散n阱保护环宽度为1μm时，雪崩击穿电压为13.2V。窗口面积直径为20μm，过偏压为1V最大探测效率高达37％；窗口面积直径为10μm，过偏压为1V时最大探测效率高达52％，过偏压为2V时最大探测效率高达55％。
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公开(公告)号：CN110197859B
公开(公告)日：2020-12-01
申请号：CN201910573499.8
申请日：2019-06-28
Applicant: 重庆邮电大学
IPC: H01L31/107 , H01L31/0352
Abstract: 本发明请求保护一种工作在可见光波段的高带宽CMOS APD光电器件，属于可见光探测技术领域，包括P衬底，其还包括堆积于所述P衬底上的两个深N阱，所述深N阱上堆积有两个P阱层，在每个P阱层上分别堆积有一个N+层和P+层，将重掺杂的N+层与轻掺杂的P阱层形成PN结，即形成雪崩区，包括第一雪崩区和第二雪崩区，并设置两个光照窗口，当光源射入器件内部被光吸收区吸收时，产生光生载流子，光生载流子在电场作用下运动到第一雪崩区以及第二雪崩区参与倍增；还将所述所述P阱层的间隙两端加入STI保护环。该设计技术从PN结以及耗尽区尺寸两方面进行设计，降低器件的暗电流，提高其带宽。
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Patent Agency Ranking
公开(公告)号：CN109904273B
公开(公告)日：2020-11-24
申请号：CN201910016321.3
申请日：2019-01-08
Applicant: 重庆邮电大学
IPC: H01L31/107 , H01L31/0352 , H01L29/06
Abstract: 本发明请求保护一种CMOS SPAD器件的等效电路，主要包括P+/中心N阱结阻抗、器件内部两侧的P+/N阱结阻抗、中心N阱/P衬底结阻抗、焊盘阻抗等。在等效电路中加入电流源是为了模拟光生载流子在器件内部的运动情况，其中，P+/中心N阱结的阻抗可以分为倍增区阻抗和漂移区阻抗，Ra、La、Rl代表倍增区阻抗，Rd、Rs代表漂移区阻抗。由于倍增区的交流传导电流相对于交流电压有一个90°的相位延迟引起的，所以在倍增区中存在电感La元件；电容C代表P+/中心N阱的结电容。器件内部两侧的P+/N阱结阻抗采用电容Cp+/n‑well和电阻Rp+/n‑well串联的方式代替，在中心N阱/P衬底结阻抗中除了包括N阱区域电阻Rwell、和中心N阱/P衬底结电容Csub1，还加入了并联方式的电容Csub2和电阻Rsub。
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公开(公告)号：CN109904273A
公开(公告)日：2019-06-18
申请号：CN201910016321.3
申请日：2019-01-08
Applicant: 重庆邮电大学
IPC: H01L31/107 , H01L31/0352 , H01L29/06
Abstract: 本发明请求保护一种CMOS SPAD器件的等效电路，主要包括P+/中心N阱结阻抗、器件内部两侧的P+/N阱结阻抗、中心N阱/P衬底结阻抗、焊盘阻抗等。在等效电路中加入电流源是为了模拟光生载流子在器件内部的运动情况，其中，P+/中心N阱结的阻抗可以分为倍增区阻抗和漂移区阻抗，Ra、La、Rl代表倍增区阻抗，Rd、Rs代表漂移区阻抗。由于倍增区的交流传导电流相对于交流电压有一个90°的相位延迟引起的，所以在倍增区中存在电感La元件；电容C代表P+/中心N阱的结电容。器件内部两侧的P+/N阱结阻抗采用电容Cp+/n-well和电阻Rp+/n-well串联的方式代替，在中心N阱/P衬底结阻抗中除了包括N阱区域电阻Rwell、和中心N阱/P衬底结电容Csub1，还加入了并联方式的电容Csub2和电阻Rsub。
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公开(公告)号：CN108346711A
公开(公告)日：2018-07-31
申请号：CN201810129982.2
申请日：2018-02-08
Applicant: 重庆邮电大学
IPC: H01L31/105 , H01L31/18 , H01L31/0224
Abstract: 本发明涉及半导体光电子技术领域，特别涉及一种改进的垂直结构光电探测器及其制造方法，本发明通过将光电探测器芯片的下电极焊接在基板上，光电探测器芯片的上电极通过金丝连接到放大电路；本发明使光通过侧面进入本征I层不存在重掺杂死区和金属电极挡光问题，降低了光损失，减少了复合，提高了响应度，并且PN结在半导体体内，减小了探测器表面漏电流提高了光电探测器的反向击穿电压，同时，PN结面积主要为平行平面结面积，有效的减小了光电探测器总的PN结电容面积，减小了寄生RC时间常数，从而提高了器件的响应速度。
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公开(公告)号：CN119995585A
公开(公告)日：2025-05-13
申请号：CN202411928495.4
申请日：2024-12-25
Applicant: 重庆邮电大学
IPC: H03K19/0185 , H03K19/00 , H03K17/687 , H03K19/20
Abstract: 本发明请求保护一种高速且输出摆幅可调的SubLVDS发送端电路，该电路包括控制电路、单端转差分电路、共模反馈电路、偏置电路和驱动器电路。其中，控制电路控制整体电路的启动和模式的切换，单端转差分电路用于将输入的单端信号转为差分信号，进一步输入到所述驱动器电路；电阻R1、R2、R3和R4构成的电阻分压电路为所述共模反馈电路提供一个参考电压VCM；共模反馈电路用于控制所述驱动器电路的共模电压，从而保证输出的稳定；偏置电路用于为所述驱动器电路提供镜像电流和电压。最终输出的共模电压满足SubLVDS协议要求，且差分信号输出摆幅具有可调的特点。
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公开(公告)号：CN114520643B
公开(公告)日：2024-03-19
申请号：CN202210121800.3
申请日：2022-02-09
Applicant: 重庆邮电大学
IPC: H03H21/00
Abstract: 本发明请求保护一种基于FPGA的高速Delay‑FxLMS滤波器设计方法。主要包括三个部分：(1)DF‑DFxLMS滤波器设计(2)TF‑RDFxLMS滤波器设计(3)HS‑TF‑RDFxLMS滤波器设计。本发明的创新点在于采用延时分解算法来解决时延量增加和输出滞后导致滤波器收敛性下降问题，然后对自适应滤波模块和次级路径模块进行转置操作进一步减小关键路径来提高系统的时钟速度，通过优化电路子模块来减小整个电路寄存器数量；最后在关键路径不变前提下，采用硬件共享思想实现TF‑RDFxLMS滤波器的面积/速度权衡。实验结果表明，该文提出的算法收敛速度是DFxLMS算法的3.5倍,关键路径缩短了#imgabs0#其HS‑TF‑RDFxLMS滤波器时钟速度相比于TF‑RDFxLMS滤波器降低了4％，但LUT和FF的资源分别节约了10％和28％。
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