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公开(公告)号：CN109948784A
公开(公告)日：2019-06-28
申请号：CN201910003898.0
申请日：2019-01-03
Applicant: 重庆邮电大学
IPC: G06N3/063
Abstract: 本发明请求保护一种基于快速滤波算法的卷积神经网络加速器电路。为了减少卷积神经网络算法(CNN)的计算量，本发明利用快速滤波算法消除了二维卷积运算中卷积窗口之间重叠区域计算的冗余，使得算法强度缩减，提高了卷积计算效率。接着，本发明设计了4并行快速滤波算法的卷积计算加速单元，该单元采用若干小滤波器组成的复杂度较低的并行滤波结构来实现。这对于可编程的FPGA设计来说，不仅可以降低硬件资源的消耗，还可以提升运行速度。同时本文还对激活函数进行了优化设计，利用查找表和多项式结合的分段拟合方法设计了激活函数(sigmoid)的硬件电路，以保证近似的激活函数的硬件电路不会使精度下降。
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公开(公告)号：CN109904273B
公开(公告)日：2020-11-24
申请号：CN201910016321.3
申请日：2019-01-08
Applicant: 重庆邮电大学
IPC: H01L31/107 , H01L31/0352 , H01L29/06
Abstract: 本发明请求保护一种CMOS SPAD器件的等效电路，主要包括P+/中心N阱结阻抗、器件内部两侧的P+/N阱结阻抗、中心N阱/P衬底结阻抗、焊盘阻抗等。在等效电路中加入电流源是为了模拟光生载流子在器件内部的运动情况，其中，P+/中心N阱结的阻抗可以分为倍增区阻抗和漂移区阻抗，Ra、La、Rl代表倍增区阻抗，Rd、Rs代表漂移区阻抗。由于倍增区的交流传导电流相对于交流电压有一个90°的相位延迟引起的，所以在倍增区中存在电感La元件；电容C代表P+/中心N阱的结电容。器件内部两侧的P+/N阱结阻抗采用电容Cp+/n‑well和电阻Rp+/n‑well串联的方式代替，在中心N阱/P衬底结阻抗中除了包括N阱区域电阻Rwell、和中心N阱/P衬底结电容Csub1，还加入了并联方式的电容Csub2和电阻Rsub。
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Patent Agency Ranking
公开(公告)号：CN109904273A
公开(公告)日：2019-06-18
申请号：CN201910016321.3
申请日：2019-01-08
Applicant: 重庆邮电大学
IPC: H01L31/107 , H01L31/0352 , H01L29/06
Abstract: 本发明请求保护一种CMOS SPAD器件的等效电路，主要包括P+/中心N阱结阻抗、器件内部两侧的P+/N阱结阻抗、中心N阱/P衬底结阻抗、焊盘阻抗等。在等效电路中加入电流源是为了模拟光生载流子在器件内部的运动情况，其中，P+/中心N阱结的阻抗可以分为倍增区阻抗和漂移区阻抗，Ra、La、Rl代表倍增区阻抗，Rd、Rs代表漂移区阻抗。由于倍增区的交流传导电流相对于交流电压有一个90°的相位延迟引起的，所以在倍增区中存在电感La元件；电容C代表P+/中心N阱的结电容。器件内部两侧的P+/N阱结阻抗采用电容Cp+/n-well和电阻Rp+/n-well串联的方式代替，在中心N阱/P衬底结阻抗中除了包括N阱区域电阻Rwell、和中心N阱/P衬底结电容Csub1，还加入了并联方式的电容Csub2和电阻Rsub。
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公开(公告)号：CN109948784B
公开(公告)日：2023-04-18
申请号：CN201910003898.0
申请日：2019-01-03
Applicant: 重庆邮电大学
IPC: G06N3/063
Abstract: 本发明请求保护一种基于快速滤波算法的卷积神经网络加速器电路。为了减少卷积神经网络算法(CNN)的计算量，本发明利用快速滤波算法消除了二维卷积运算中卷积窗口之间重叠区域计算的冗余，使得算法强度缩减，提高了卷积计算效率。接着，本发明设计了4并行快速滤波算法的卷积计算加速单元，该单元采用若干小滤波器组成的复杂度较低的并行滤波结构来实现。这对于可编程的FPGA设计来说，不仅可以降低硬件资源的消耗，还可以提升运行速度。同时本文还对激活函数进行了优化设计，利用查找表和多项式结合的分段拟合方法设计了激活函数(sigmoid)的硬件电路，以保证近似的激活函数的硬件电路不会使精度下降。
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公开(公告)号：CN109873614A
公开(公告)日：2019-06-11
申请号：CN201910003936.2
申请日：2019-01-03
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种高共模抑制比的电流反馈型仪表放大器，包括输入跨导放大电路、输入跨导平衡电路、反馈跨导放大电路、反馈跨导平衡电路、跨导电容(Gm-C)高通滤波电路。本发明采用两个相同的跨导放大器分别作为电路的输入级和反馈级，采用套筒式运算放大器构成的输入跨导平衡电路结构平衡输入跨导放大器的差分电流，采用二级运算放大器构成的反馈跨导平衡电路结构平衡反馈跨导放大器的差分电流，从而消除了由于差分电流失配带来的影响，同时迫使流过电阻R2的电流Io等于电阻R1的电流Ii，从而实现了高共模抑制比。采用跨导电容构成的高通滤波器设定高通极点，隔绝人体噪声和直流失调，有效降低了电路噪声，并减小了电路面积。
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公开(公告)号：CN109032781A
公开(公告)日：2018-12-18
申请号：CN201810769489.7
申请日：2018-07-13
Applicant: 重庆邮电大学
CPC classification number: G06F9/4881 , G06N3/0454
Abstract: 本发明请求保护一种卷积神经网络算法的FPGA并行系统。主要分为：输入缓存、权值缓存、缓存控制及计算加速单元等4个主要模块。其中，实现了CNN算法中每层的卷积计算单元和池化计算单元及相应的缓存单元控制，产生所有局部的数据特征向量，实现全连接层将局部特征数据结合起来变成全局特征数据，完成特征分类计算。通过配置卷积运算单元，利用CNN的并行计算特征以及循环变换方法，实现可高效进行并行流水化卷积计算单元电路。提高了电路的整体性能。
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公开(公告)号：CN108563881A
公开(公告)日：2018-09-21
申请号：CN201810359099.2
申请日：2018-04-20
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种基于遗传算法优化的高增益V波段功率放大器，包括两级依次串接的伪差分共源结构，并在伪差分共源放大器结构上采用交叉耦合电容中和技术；输入级匹配网络采用串联电容并联电感的方式；放大器两级直接采用电容直接耦合链接进行匹配。在输入级匹配网络中采用一个并联电感，能够降低匹配网络的损耗；此外，采用交叉耦合中电电容，用来提高功率增益，改善电路反向隔离度和稳定性，同时在不增加额外功耗下实现了高增益。为解决由于元件寄生造成的中心频率和匹配性能偏离理论值，采用遗传算法对无源器件(电感)及CMOS晶体管尺寸进行微调，使得电路在寄生效应影响下也能达到最佳性能。本发明所设计的电路结构简单，易于设计实现。
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