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公开(公告)号：CN110265483A
公开(公告)日：2019-09-20
申请号：CN201910409044.2
申请日：2019-05-16
Applicant: 北京大学深圳研究生院
IPC: H01L29/786 , H01L27/12 , H01L21/34 , H01L21/84
Abstract: 本申请公开了一种显示装置，包括像素阵列，以及耦合到所述像素阵列的扫描线和数据线；所述像素阵列至少包括依次堆叠的衬底层、金属遮光层、钝化层、有源层、介质层、以及控制电极层，其中所述控制电极层与所述扫描线耦合；其中，所述金属遮光层包括多个部分，第一部分基本位于所述有源区下方，第二部分位于所述有源区下方以外的区域，其中所述金属遮光层的第一部分和第二部分彼此电隔离；所述数据线与所述金属遮光层第二部分至少部分彼此重叠，并且所述扫描线与所述金属遮光层第二部分通过扫描线接触孔彼此电连接。本申请还提供了制备这种显示装置的方法。
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公开(公告)号：CN110136624A
公开(公告)日：2019-08-16
申请号：CN201910352912.8
申请日：2019-04-26
Applicant: 北京大学深圳研究生院
Abstract: 一种栅极驱动电路单元、栅极驱动电路、显示屏及显示装置，包括触控存储部分用于响应一第一同步信号TP1，在扫描采样阶段接收并存储一起始电压信号，在触控感应阶段保持该起始电压信号，并响应一第二同步信号TP2，将起始电压信号发送出去；驱动部分用于接收起始电压信号，以将栅极电位提至高电平，并响应第一时钟信号CK1，输出扫描信号GN，扫描信号GN能够反馈到栅极电位，将栅极电位自举上拉，以加快扫描信号GN的输出；低电平维持部分用于响应第三时钟信号CK3，将扫描信号GN下拉并维持至低电平，以及用于响应一开启信号，将扫描信号GN下拉并维持至低电平，开启信号由触控存储部分将第一时钟信号CK1的高电平耦合至低电平维持部分的一内部节点PN所产生。
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公开(公告)号：CN105070762B
公开(公告)日：2019-01-11
申请号：CN201510430849.7
申请日：2015-07-21
Applicant: 北京大学
IPC: H01L29/786 , H01L29/423 , H01L29/06 , H01L21/34
Abstract: 本发明提供一种三态金属氧化物半导体薄膜晶体管及其制备方法，属于半导体行业、平板显示领域。该三态金属氧化物半导体薄膜晶体管从下到上依次为衬底、底层源漏电极、底层沟道层、底层栅介质层、栅电极、顶层栅介质层、顶层沟道层、顶层源漏电极，其中，顶层栅介质的厚度大于底层栅介质的厚度，或者顶层栅介质的介电常数小于底层栅介质的介电常数，同时，顶层沟道材料的电导率优于底层沟道材料的电导率。由于该结构是一个顶栅结构和一个底栅结构的叠加，则在转移特性上是上下两个器件转移特性的叠加，突破了传统的金属氧化物半导体薄膜晶体管的性能。
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公开(公告)号：CN109119029A
公开(公告)日：2019-01-01
申请号：CN201810632259.6
申请日：2018-06-19
Applicant: 北京大学深圳研究生院
IPC: G09G3/3258 , G09G3/3291 , G09G3/3266
Abstract: 本发明公开了一种像素电路及其驱动方法、显示装置和电子设备，该像素电路在满足阈值电压补偿的基础上提出了一种迁移率补偿结构，该结构包含两个开关管和一个耦合电容。在数据输入阶段，通过对驱动管栅端进行放电来改变存储电容上的有效电压信息，从而有效补偿迁移率的变化，且在发光阶段耦合电容与电路完全隔离，可以减小寄生量的影响。该像素电路只需要两种控制时序，可以减小外围驱动IC的复杂程度，提高像素的开口率。此外，该像素电路在微显示领域也可以得到很好的应用，迁移率补偿结构由于对输入的数据电压进行了耦合放电，可以通过控制放电时间来有效增大微显示像素的数据输入范围，从而达到扩大数据电压范围的目的。
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公开(公告)号：CN106129237B
公开(公告)日：2018-11-30
申请号：CN201610494168.1
申请日：2016-06-29
Applicant: 北京大学深圳研究生院
Abstract: 本发明公开一种LED芯片的固晶方法及其LED器件，该方法包括：在LED芯片的衬底背面制作相间排布的第一金属凸起和第一黏附层；在基板的表面制作相间排布的第二金属凸起和第二黏附层；将LED芯片上的背面贴合在基板的表面上，使第一金属凸起与第二金属凸起对应贴合、第一黏附层与第二黏附层对应贴合；采用键合技术，使第一金属凸起与第二金属凸起结合在一起、第二黏附层和第一黏附层结合在一起，从而使LED芯片固接在基板上并与基板电气连接。LED器件包括LED芯片、基板和夹在LED芯片的衬底和基板表面之间的固晶层。本发明采用相间分布的金属凸起和黏附层的混合键合技术，具有良好散热能力和能有效缓解界面热应力。
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Patent Agency Ranking
公开(公告)号：CN107945732A
公开(公告)日：2018-04-20
申请号：CN201710168933.5
申请日：2017-03-21
Applicant: 北京大学深圳研究生院
IPC: G09G3/3208
Abstract: 本申请公开了一种移位寄存器单元电路，包括输入存储模块，被配置为在输入端接收输入信号并存储所述输入信号；存储提取模块，被配置为至少在第一时钟信号的控制下从所述输入存储模块提取所述输入信号；输出驱动模块，被配置为在所述存储提取模块的控制下将所述输入信号传输到输出端；以及下拉和维持模块，被配置为在输出结束后将所述输出端的电压下拉到低电平并在所述输出驱动模块接收到下一个输入信号之前将所述输出端电压维持在低电平。本申请还公开了包括前述移位寄存器单元的栅极驱动电路以及产生栅极驱动信号的方法。
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公开(公告)号：CN104897280B
公开(公告)日：2017-05-03
申请号：CN201410079248.1
申请日：2014-03-05
Applicant: 北京大学深圳研究生院
IPC: G01J1/44
Abstract: 本申请公开了一种紫外光传感电路及感应系统。紫外光传感电路包括调制单元和相位延迟单元；调制单元包括第一级反相器，用于感应紫外光并作为电压反馈调制级；相位延迟单元包括顺次连接的N级反相器，N为大于等于2的偶数；调制单元和相位延迟单元顺序连接，相位延迟单元的输出电压馈送至调制单元；调制单元受控制信号调制，控制信号为脉冲信号。本申请可用于紫外光信息通信，本申请中的紫外光传感电路能够感应紫外光信号，输出幅度调制波信号。
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公开(公告)号：CN104157686B
公开(公告)日：2017-02-15
申请号：CN201410392105.6
申请日：2014-08-11
Applicant: 北京大学
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 一种结合垂直沟道和肖特基势垒源/漏结构的环栅场效应晶体管，包括一个垂直方向的环状半导体沟道(4)，一个环状栅电极(6)，一个环状栅介质层(5)，一个源区(2)，一个漏区(3)，一个半导体衬底(1)；其中，源区(2)位于垂直沟道(4)的底部，与衬底(1)相接；漏区(3)位于垂直沟道绕住垂直沟道(4)；源区(2)和漏区(3)分别与沟道(4)形成相同势垒高度的肖特基接触；源漏所用金属材料相同。该结构利用肖特基势垒源/漏结构降低了热预算、减小了串联电阻和寄生电容、简化了工艺要求，并利用垂直沟道、环形栅结构突破了集成加工光刻极限限制，提高了集成度。(4)的顶部；栅介质层(5)和栅电极(6)呈环状围
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公开(公告)号：CN106128362A
公开(公告)日：2016-11-16
申请号：CN201610472494.2
申请日：2016-06-24
Applicant: 北京大学深圳研究生院
IPC: G09G3/3225
CPC classification number: G09G3/3225
Abstract: 一种像素电路及显示装置，其中像素电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第一电容和发光器件，第一电容的第一端与第一晶体管的控制极相连，第二端通过第二晶体管连接到电源电压线，第三晶体管连接在第一电容和参考电平信号线之间，其控制极连接至扫描控制信号线，第五晶体管连接在数据信号线和第一电容之间，其控制极连接至扫描控制信号线，第四晶体管的栅极与其自身的第一电极连接在一起，第四晶体管连接在第三晶体管和第一电容之间，或第四晶体管连接在第五晶体管和第一电容之间。本发明可解决显示面板各处驱动晶体管阈值电压不同及VDD线上的IR‑Drop导致的显示不均匀问题。
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公开(公告)号：CN105977306A
公开(公告)日：2016-09-28
申请号：CN201610451662.X
申请日：2016-06-21
Applicant: 北京大学深圳研究生院
IPC: H01L29/786 , H01L21/34
CPC classification number: H01L29/7869 , H01L29/66969
Abstract: 发明公开了一种自对准薄膜晶体管及其制备方法，包括以下步骤：将淀积了有源层、栅介质和栅电极的衬底置于电解液中，其中栅介质覆盖有源层的一部分，栅电极至少覆盖栅介质的一部分，对暴露在电解液中的有源层通过电解水的方法进行掺氢处理；通过光刻和刻蚀有源层，形成包含源区、漏区和沟道区的有源区；沟道区位于栅介质正下方，源区和漏区均由经过电化学掺氢处理的有源层经光刻和刻蚀之后余下的部分组成，并分别位于沟道区两侧；形成覆盖衬底、栅电极、源区和漏区的一层绝缘介质层，并且形成分别与源区和漏区接触的源区金属接触电极和漏区金属接触电极。
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