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公开(公告)号：CN113471214A
公开(公告)日：2021-10-01
申请号：CN202110540902.4
申请日：2021-05-18
Applicant: 中国科学院微电子研究所 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L27/12 , H01L21/762
Abstract: 本发明涉及一种多层绝缘体上硅锗衬底结构，其包括由下至上依次堆叠的背衬硅层、第一绝缘层、第一硅锗层以及交替垂直堆叠在所述第一硅锗层上的n层第二绝缘层和n层第二硅锗层，并且靠近所述第一硅锗层的是所述第二绝缘层；所述第一硅锗层的硅锗材料的化学式为Si1‑yGey；所述第二硅锗层的硅锗材料的化学式为Si1‑zGez，0＜z≤0.5；其中，n为1以上的正整数；所述第二绝缘层存在贯穿所述第二绝缘层的凹槽；并且所述凹槽中充满与所述第二硅锗层的硅锗材料相同的硅锗材料。本发明还涉及一种多层绝缘体上硅锗衬底结构的制备方法。该衬底结构有利于减小器件的短沟道效应，同时有利于提升器件的开态电流，在小尺寸半导体器件的制备中有望得到应用。
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公开(公告)号：CN113314397A
公开(公告)日：2021-08-27
申请号：CN202110414223.2
申请日：2021-04-16
Applicant: 中国科学院微电子研究所 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/02 , H01L21/762
Abstract: 本发明涉及一种半导体衬底及半导体结构的制备方法。一种半导体衬底的制备方法包括：在硅衬底上外延锗缓冲层，在所述锗缓冲层表面生长第一绝缘层；图形化刻蚀所述第一绝缘层，形成多个凹槽；外延生长锗锡层；外延生长锗层；提供支撑衬底，在所述支撑衬底生长第二绝缘层；将所述支撑衬底与上文得到的半导体衬底键合，并且所述第二绝缘层与所述锗层相邻；去除所述硅衬底、所述锗缓冲层、所述第一绝缘层和所述锗锡层。本发明能够生长出高质量的拉应变的GeOI层。
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公开(公告)号：CN111681950A
公开(公告)日：2020-09-18
申请号：CN202010762688.2
申请日：2020-07-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 中国科学院微电子研究所
IPC: H01L21/02 , H01L29/267
Abstract: 本申请实施例提供了一种半导体结构及其制造方法，包括提供锗衬底，在锗衬底上形成砷化镓层，在砷化镓层上形成铟镓磷层。这样砷化镓层能够可以作为锗衬底和铟镓磷层之间的缓冲层，改善锗衬底和铟镓磷层之间的晶格失配，减少铟镓磷层中的反向畴，减少铟镓磷层中的缺陷，提高基于铟镓磷层的器件的性能。
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公开(公告)号：CN112635492B
公开(公告)日：2023-04-07
申请号：CN202011393106.4
申请日：2020-12-02
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L27/12 , H01L21/762
Abstract: 本发明涉及一种应变GeSiOI衬底及其制作方法。一种应变GeSiOI衬底包括由下至上依次堆叠的：硅衬底，第一氧化硅层，多个氮化硅分隔条；第二氧化硅层；Ge1‑xSix层。制作方法：制作支撑衬底：在第一硅衬底上依次沉积第一氧化硅层、氮化硅层；图案化所述氮化硅层形成多个分立的氮化硅分隔条，相邻分隔条之间形成沟槽；再形成第二氧化硅层，以填充沟槽并覆盖分隔条的上表面；制作施主衬底：在第二硅衬底上外延Ge1‑xSix层；将支撑衬底和施主衬底键合、减薄，获得应变GeSiOI衬底。本发明在支撑衬底而非施主衬底中引入，利用这种工艺形成的GeSiOI衬底应变力更大，制作的器件电特性更优良。
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公开(公告)号：CN113192970A
公开(公告)日：2021-07-30
申请号：CN202110287639.2
申请日：2021-03-17
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L27/12 , H01L23/48 , H01L21/762 , H01L29/786
Abstract: 本发明涉及一种多层绝缘体上硅衬底及其制备方法、应用。一种多层绝缘体上硅衬底，包括由下至上依次堆叠的背衬硅层、第一绝缘层、第一硅层；第一硅层上交替垂直堆叠n层第二绝缘层和n层第二硅层，并且靠近第一硅层的是所述第二绝缘层；其中，n为1以上的正整数；所述第二绝缘层设有使底部相邻层裸露的凹槽，所述第二硅层充满所述凹槽并且覆盖所述第二绝缘层的上表面。本发明可用于形成3D垂直堆叠全耗尽晶体管结构，有利于减小器件的短沟道效应(decrease short channel effect)，同时多层沟道结构有利于提升器件的开态电流(Improve Ion)，在小尺寸半导体器件的制备中有望得到应用。
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Patent Agency Ranking
公开(公告)号：CN113161434A
公开(公告)日：2021-07-23
申请号：CN202110260880.6
申请日：2021-03-10
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L31/0232 , H01L31/028 , H01L31/105 , H01L31/18 , G01J5/20
Abstract: 本发明涉及一种热敏型探测器结构及其集成方法。一种热敏型探测器结构包括：具有读出电路结构的衬底，在所述衬底上依次堆叠有介质层、P型掺杂锗层、本征层和N型掺杂锗层；其中，所述介质层内部具有空腔结构，所述本征层是由Ge1‑xSnx层和Ge层交替堆叠形成的n层结构，0＜x≤0.3，n≥2。本发明具有P‑I‑N悬挂中空结构，光被吸收后可在中空结构中反射到P‑I‑N结构中，相比传统探测器光的吸收率显著提升。
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公开(公告)号：CN112652676A
公开(公告)日：2021-04-13
申请号：CN202011391231.1
申请日：2020-12-02
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L31/18 , H01L31/105 , H01L27/144
Abstract: 本发明涉及一种探测器的集成结构及集成方法。一种探测器的集成方法，其特征在于，包括：在第一衬底上制作电子电路结构，然后在电子电路结构的表面形成第一介质层，获得衬底A；在第二衬底的表面由下至上依次形成锗缓冲层、横向堆叠结构；横向直堆叠结构由p型掺杂区、本征区、n型掺杂区依次拼接而成；然后在横向堆叠结构的表形成第二介质层，获得衬底B；以第一介质层和第二介质层为键合面，将衬底A和衬底B键合；在键合后去除第二衬底、锗缓冲层，然后在堆叠结构中制作探测器结构；将电子电路结构和探测器结构互连。本发明将未制作出探测器结构的衬底键合在电子电路结构衬底中，简化了集成流程，提高了集成度，还解决了无法精确对准的问题。
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公开(公告)号：CN112635325A
公开(公告)日：2021-04-09
申请号：CN202011419152.7
申请日：2020-12-07
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/336 , H01L29/78 , H01L29/786
Abstract: 本发明涉及一种绝缘体上应变硅/锗晶体管及其制备方法。制备方法：在半导体衬底上先制作栅极后形成应变引入层，或者先形成应变引入层后制作栅极。先制作栅极后形成应变引入层的方法是：在半导体衬底的顶层硅或顶层锗上制作栅极；在栅极两侧的顶层硅或顶层锗上分别形成应变引入层；去除应变引入层，对栅极两侧的顶层硅或顶层锗进行掺杂，形成源漏极。先形成应变引入层后制作栅极的方法是：在半导体衬底的顶层硅或顶层锗上形成应变引入层、进行退火处理，去除应变引入层；之后在半导体衬底的顶层硅或顶层锗上形成栅极，并对栅极两侧的顶层硅或顶层锗进行掺杂，形成源漏极。本发明在制备栅极后或之前引入不同方式的应变，提高了沟道迁移率。
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公开(公告)号：CN112563189A
公开(公告)日：2021-03-26
申请号：CN202011269591.4
申请日：2020-11-13
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/762 , H01L21/311
Abstract: 本发明涉及一种压应力GOI的制作方法。一种压应力GOI的制作方法，包括：步骤a：在第一衬底上形成氧化硅层，然后对所述氧化硅层图形化刻蚀，形成多个沟道，并且所述沟道穿透所述氧化硅层；步骤b：在图形化的所述氧化硅层表面选择性外延生长第二锗层，然后化学机械抛光；步骤c：重复所述步骤a至b零次或至少一次，然后以最后的锗层为键合界面与第二衬底键合，之后刻蚀至仅保留所述第二衬底和所述最后的锗层，平坦化。本发明利用沟道可有效抑制锗Ge晶格表面缺陷而带来的界面缺陷，重复沟道形成和选择性外延Ge的方法，还可以将Ge的缺陷密度最小化。
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公开(公告)号：CN111721436A
公开(公告)日：2020-09-29
申请号：CN202010433667.6
申请日：2020-05-21
Applicant: 广东省大湾区集成电路与系统应用研究院
Abstract: 本发明公开了一种功率器件的过温检测电路，属于过温检测电路技术领域，三极管的PN结发射极与场效应管共享一个PGND，相对应的比较电平也对应到同一个电位，场效应管的热能可以通过PGND的金属连线绕过DTI传到三极管的发射极，其次PGND与三极管的B，C端节点在NPN的版图上形成类似于插指电容结构，用于加热NPN的B，C端金属连线，从而加热NPN管，所有以上金属层的面积需要完全覆盖NPN管以实现最佳的热传导。
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