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公开(公告)号：CN102130176B
公开(公告)日：2012-11-14
申请号：CN201010619509.6
申请日：2010-12-31
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
Abstract: 本发明公开了一种具有缓冲层的SOI超结LDMOS器件，该器件包括SOI衬底和位于所述SOI衬底之上的有源区；所述有源区包括：栅区、分别位于所述栅区两侧的源区和漏区、位于所述栅区之下的体区、位于所述体区与所述漏区之间的漂移区；所述漂移区包括横向超结结构和位于所述横向超结结构上方的缓冲层。本发明将缓冲层设于漂移区上方，可以缓解衬底辅助耗尽效应对SOI超结LDMOS漂移区电荷平衡的影响，提高器件的击穿电压，并且使制作缓冲层时的掺杂深度大幅变浅，不仅降低了杂质的注入能量，而且更容易实现漂移区杂质的均匀分布，工艺难度大大降低。
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公开(公告)号：CN101777564B
公开(公告)日：2011-06-15
申请号：CN200910200721.6
申请日：2009-12-24
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
CPC classification number: H01L27/1211 , H01L21/845
Abstract: 本发明公开了一种具有垂直栅结构的SOI CMOS器件，包括SOI衬底，以及生长在SOI衬底上的NMOS区和PMOS区，所述NMOS区和PMOS区共用一个垂直栅区，所述垂直栅区与NMOS区和PMOS区位于同一平面上，垂直栅区位于NMOS区和PMOS区之间；垂直栅区与NMOS区之间隔离有栅氧化层；垂直栅区与PMOS区之间隔离有栅氧化层。本发明占用面积小，版图层数少，工艺简单，敞开的体区能够完全避免传统SOI CMOS器件的浮体效应，并方便对寄生电阻、电容的测试。
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公开(公告)号：CN101916779A
公开(公告)日：2010-12-15
申请号：CN201010231661.7
申请日：2010-07-20
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
IPC: H01L29/78 , H01L27/12 , H01L21/336 , H01L21/762 , H01L21/3205
Abstract: 本发明公开了一种可完全消除衬底辅助耗尽效应的SOI超结LDMOS结构，该结构包括底层硅膜，导电层，埋氧层，有源区，沟槽隔离结构，电极；底层硅膜位于该结构的最底层；导电层位于底层硅膜的上表面，包括电荷引导层和生长于电荷引导层的上、下表面的阻挡层；埋氧层位于导电层的上表面；有源区包括源区、沟道区、漏区、漂移区、位于沟道区上表面的栅区、位于栅区与沟道区之间的栅氧化层；漂移区由交替排布的n型柱区和p型柱区构成；沟槽隔离结构位于有源区周围；电极包括源极、栅极、漏极、从导电层引出的导电极。本发明可以将积聚在埋氧层下界面处的电荷释放，完全消除衬底辅助耗尽效应，提高器件的击穿电压。
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公开(公告)号：CN101916730A
公开(公告)日：2010-12-15
申请号：CN201010234294.6
申请日：2010-07-22
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/36
CPC classification number: H01L29/7824 , H01L29/0634
Abstract: 本发明公开了一种具有线性缓冲层的SOI超结LDMOS制作方法，该方法通过计算缓冲层杂质浓度，制作缓冲层掺杂版图，从而利用离子注入制作出杂质在横向上近似线性分布的缓冲层，然后在制作有缓冲层的SOI衬底上外延单晶硅至器件所需厚度，在缓冲层旁形成p阱体区，随后在p阱体区上制作栅区、源区、体接触区，并在缓冲层上制作漂移区和漏区，使所述漂移区位于所述p阱体区与漏区之间。该制作方法通过在超结下面引入一层杂质浓度在横向上近似线性分布的缓冲层，补偿纵向电场的剩余电荷，进而可消除衬底辅助耗尽效应对SOI超结LDMOS漂移区电荷分布的影响，提高器件击穿电压。
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公开(公告)号：CN101764136A
公开(公告)日：2010-06-30
申请号：CN200910200719.9
申请日：2009-12-24
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
IPC: H01L27/12 , H01L23/528 , H01L29/423
Abstract: 本发明公开了一种可调节垂直栅SOI CMOS器件沟道电流的叉指型结构，其由多个垂直栅SOI CMOS器件并列排布而成，其中相邻的垂直栅SOI CMOS器件的PMOS区与PMOS区相邻，NMOS区与NMOS区相邻；所有垂直栅SOICMOS器件的源区位于同一侧，漏区位于另一侧；所有垂直栅SOI CMOS器件的栅极从侧面引出形成叉指栅极。相邻的PMOS区共用一个体电极，相邻的NMOS区共用一个体电极，所有体电极并行相连形成叉指体电极。所有源区引出的源极并行连接形成叉指源极；所有漏区引出的漏极并行连接形成叉指漏极。本发明将多个CMOS器件的栅极通过叉指型拓扑结构并联起来，相当于提高了垂直栅SOI CMOS器件的等效栅宽，可以起到调节其沟道电流的目的。
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Patent Agency Ranking
公开(公告)号：CN1560925A
公开(公告)日：2005-01-05
申请号：CN200310108977.7
申请日：2004-02-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L27/12 , H01L21/336 , H01L21/84
Abstract: 本发明提出了一种局部绝缘体上的硅(partial SOI)制作功率器件，一种横向扩散金属氧化物半导体晶体管(LDMOS)的结构及实现方法。这种局部SOI LDMOS器件的结构特征在于源端远离沟道区的下方无埋氧，有利于散热；源端和沟道区下方的埋氧是连续的而且具有同一厚度；漏端的埋氧与沟道区埋氧虽然连续，但是具有不同的厚度。这种结构克服了常规SOI器件的自热效应，而且提高了器件的击穿电压，降低了源漏电容，提高了器件的频率特性。
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公开(公告)号：CN113938118B
公开(公告)日：2025-03-25
申请号：CN202111215647.2
申请日：2021-10-19
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K17/082 , G01R31/52
Abstract: 本发明提供一种去饱和短路保护电路、功率器件短路保护电路及测试电路，用于保护功率器件，包括比较器、时间单元、短路检测单元和处理单元；比较器输出检测电压和参考电压的比较结果，时间单元的输入端连接比较器的输出端，将比较器的开关周期中检测电压小于参考电压的时间转换成用于设置消隐时间的数字信号；当达到前一开关周期的消隐时间后，短路检测单元基于比较结果对功率器件进行短路检测得到检测结果；处理单元的输入端连接短路检测单元的输出端；处理单元基于检测结果对功率器件进行短路保护。本发明的短路保护具有快速性和可靠性。
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公开(公告)号：CN114141646B
公开(公告)日：2024-10-18
申请号：CN202111352927.8
申请日：2021-11-16
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/66
Abstract: 本发明涉及一种芯片基准电压温漂系数的晶圆级修调方法，包括：按预设方式在晶圆上选取若干测试晶粒，将选取的若干测试晶粒的码值烧写为各自零温漂系数对应的码值M，该码值可由芯片所选工艺的参数特性估算得来；对每个测试晶粒进行温度测试，得到每个测试晶粒的温度曲线，并计算每个测试晶粒的温度曲线斜率KM；统计每个测试晶粒的相邻晶粒各自零码斜率K0的平均值#imgabs0#根据所述平均值#imgabs1#和每个测试晶粒的温度曲线斜率KM，计算每个测试晶粒的单位码值变化影响的温度曲线斜率变化量KSTEP；对所有测试晶粒的温度曲线斜率变化量KSTEP取平均得到平均值#imgabs2#根据所述平均值#imgabs3#计算每个测试晶粒和未选取到的晶粒的烧写码值。本发明能够提高晶圆级基准电压的修调效率。
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公开(公告)号：CN118335807A
公开(公告)日：2024-07-12
申请号：CN202410348551.0
申请日：2024-03-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/872 , H01L29/06 , H01L29/267 , H01L21/329
Abstract: 本发明涉及一种基于氧化镍的异质结终端结构及制备方法，所述终端结构沿外延生长方向包括：欧姆接触阴极(101)、N+衬底(102)、N‑漂移层(103)、肖特基接触阳极(106)和钝化层(107)；N‑漂移层(103)顶部、肖特基接触阳极(106)边缘下方设置有P型掺杂主结(1051)，N‑漂移层(103)顶部、钝化层(107)下方设置有P型掺杂场限环(1052)，N‑漂移层(103)顶部、器件边缘设置有N+场终止环(104)。本发明采用的NiO材料内部自发产生的Ni空位或间隙氧原子，可以容易地获得较高的P型掺杂浓度，很好地解决了一些天然N型掺杂的宽禁带半导体材料P型掺杂难度大、工艺不成熟的问题。
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