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公开(公告)号：CN111312737A
公开(公告)日：2020-06-19
申请号：CN202010212575.5
申请日：2020-03-24
Applicant: 上海华力集成电路制造有限公司
IPC: H01L27/146 , H01L29/423
Abstract: 本发明提供一种埋型三栅极鳍型垂直栅结构及制作方法，位于外延层上的转移管以及该转移管一侧、外延层中的光电二极管；转移管的垂直栅伸入外延层中并延伸至光电二极管所在的深度；位于外延层上、转移管另一侧的复位管；该复位管栅极两侧的外延层中分别设有N+区；其中一个与转移管相邻的N+区域形成浮动扩散点；所述垂直栅下端为所述外延层穿透该垂直栅相互垂直的两个纵截面的结构。本发明在垂直栅极施加电压时可以在底部形成三个面的导通，形成上层利用垂直栅极大面积转移，底部FINFET快速转移的有效结合，有利于电子的有效和快速转移，从而提高光响应。
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公开(公告)号：CN119997635A
公开(公告)日：2025-05-13
申请号：CN202311474748.0
申请日：2023-11-07
Applicant: 上海华力集成电路制造有限公司
Abstract: 本发明公开了一种CIS像素读出结构，SF和SG采用非对称侧墙结构，可以在SF的漏端金属插塞下端到SF栅极多晶硅的距离不变的同时，减小SG的源端金属插塞下端到SG栅极多晶硅的距离，从而减小SF的漏端接出点到SG的源端接出点的距离，由于SG源端不会接工作电压没有漏电的影响，所以既能保持GIDL电流，又能降低寄生电阻，在不改变其有效尺寸的情况下，能在缩减SF和SG组合结构面积的同时降低寄生电阻效应。
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公开(公告)号：CN119907243A
公开(公告)日：2025-04-29
申请号：CN202311413739.0
申请日：2023-10-27
Applicant: 上海华力集成电路制造有限公司
IPC: H10B41/35 , H01L21/764
Abstract: 本发明公开了一种NOR闪存制造方法，先先形成漏区槽及外围隔离槽并填充沟槽隔离氧化物，之后形成源区槽，再进行SiH4层淀积；由于SiH4填充性差，在间隙较小的源区槽处可以形成空气间隙，此时由于存储区的漏区的漏区槽及逻辑区处的外围隔离槽均已经被填充完成，不会受到影响。本发明的NOR闪存制造方法，基于源端后制备工艺形成NOR闪存源端空气间隙，能同时保证漏端填充良好，从而能减小源端多晶硅栅之间的耦合效应，减弱两侧多晶硅栅之间的耦合效应，提升NOR闪存的性能以及可靠性。
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公开(公告)号：CN119894077A
公开(公告)日：2025-04-25
申请号：CN202311369402.4
申请日：2023-10-20
Applicant: 上海华力集成电路制造有限公司
Abstract: 本发明提供一种改善金属栅极高压器件ESD性能的方法和结构，在P型衬底上形成高压P型势阱；在高压P型势阱内形成第一STI区和第二STI区；在第一STI区、第二STI区之间的高压P型势阱内形成第一高压区N型扩散区；在紧邻第一STI区的区域和紧邻第二STI区的区域填充氧化硅，其中第一STI区远离第二STI区一侧的氧化硅以及第二STI区远离第一STI区一侧的凹槽内的氧化硅分别形成为栅氧层；紧邻第一STI区的的氧化硅形成为第一氧化硅结构，紧邻第二STI区的氧化硅形成为第二氧化硅结构；在第一氧化硅结构和第二氧化硅结构之间下方区域的第一高压区N型扩散区内形成IO N型势阱。
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公开(公告)号：CN114497031B
公开(公告)日：2025-03-18
申请号：CN202210097232.8
申请日：2022-01-27
Applicant: 上海华力集成电路制造有限公司
IPC: H10D89/60
Abstract: 本发明提供一种GGNMOS结构，位于P型衬底区的第一高压P阱；第一高压P阱内的第一N阱；第一N型漂移区；第一N型重掺杂区；第一高压P阱两侧设有第二N阱；其中一个第二N阱上设有第二N型重掺杂区；第二N阱一侧设有P阱；P阱上设有第一P型重掺杂区；P阱一侧设有第二高压P阱；第二高压P阱内设有第二N型漂移区和P型漂移区；第二N型漂移区上设有第三N型重掺杂区；P型漂移区上设有第二P型重掺杂区；第二N型漂移区与P阱之间的第二高压P阱上设有栅极结构；本发明的N阱的掺杂浓度高于N型漂移区，有效的将雪崩击穿点由N型漂移区、高压P阱转移到了N阱与高压P阱，有效降低了触发电压。不显著增加面积的前提下，有效提高了触发均匀性。
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Patent Agency Ranking
公开(公告)号：CN119403232A
公开(公告)日：2025-02-07
申请号：CN202411525145.3
申请日：2024-10-29
Applicant: 上海华力集成电路制造有限公司
Abstract: 本发明提供一种中压器件ESD防护结构，所述结构包括：衬底，所述衬底内形成有高压N阱区；中压P阱区，所述中压P阱区形成于所述高压N阱区内；至少两个栅极结构，所述栅极结构形成于所述衬底的表面；漏区，所述漏区形成于所述中压P阱区内且位于相邻两所述栅极结构之间；源区，所述源区形成于所述中压P阱区内且位于各所述栅极结构远离所述漏区的一侧；其中，所述漏区被沿其长度方向延伸的至少一个隔离结构分割成小区域，且所述隔离结构位于相邻的两栅极结构之间。通过本发明解决了现有的中压器件ESD均匀性较差的问题。
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公开(公告)号：CN115274650B
公开(公告)日：2025-01-28
申请号：CN202210669460.8
申请日：2022-06-14
Applicant: 上海华力集成电路制造有限公司
IPC: H10D89/60
Abstract: 本发明提供一种具有均匀导通路径的可控低触发电压硅控整流器结构，包括P型衬底，P型衬底上形成有相邻的N阱和P阱；N阱上设有依次间隔分布的第、二浅沟槽隔离，第一、二浅沟槽隔离间形成有第一N型离子注入层，第二浅沟槽隔离的一侧形成有第一栅极、第一、二P型离子注入层；P阱上设有依次间隔分布的第三、四浅沟槽隔离，第三、第四浅沟槽隔离间形成有第三P型离子注入层；第二P型离子注入层和第二N型离子注入层间设有第五浅沟槽隔离，使得第二P型离子注入层和第二N型离子注入层两者相靠近的一侧分别交叉对半横跨过N阱和P阱的交界处。本发明可以降低触发电压；提高维持电压；调整触发电压。
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公开(公告)号：CN119132956A
公开(公告)日：2024-12-13
申请号：CN202310698772.6
申请日：2023-06-13
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06 , H01L29/423
Abstract: 本发明提供一种金属栅极高压器件及其工艺方法，衬底上形成被第一高压区N型扩散区包裹的第一STI区；回刻第一STI区形成第一凹槽；在第一凹槽内覆盖栅极氧化层和高介电层；沉积多晶硅层以填充第一凹槽；在第一凹槽的多晶硅层上依次沉积氮化硅硬掩膜和氧化硅硬掩膜，形成由多晶硅层、氮化硅硬掩膜和氧化硅硬掩膜堆叠的第二凹槽；去除第二凹槽以外的氧化硅硬掩膜、氮化硅硬掩膜和多晶硅层，并保留第一凹槽内的多晶硅层；在第二凹槽两侧注入高压区P型源漏，形成位于多晶硅层上的难熔硅化物；形成层间介质层以覆盖副栅极区域及其上的第二凹槽；在难溶硅化物上形成穿过所述层间介质层的接触孔。
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公开(公告)号：CN118829187A
公开(公告)日：2024-10-22
申请号：CN202310423439.4
申请日：2023-04-19
Applicant: 上海华力集成电路制造有限公司
IPC: H10B10/00
Abstract: 本发明提供一种改善SRAM运行速度的工艺方法，位于衬底上有源区；有源区包括低压区域的有源区、中压区域的有源区和高压区域的有源区；低压区域的有源区包括低压PMOS有源区和低压NMOS有源区；低压PMOS有源区和低压NMOS有源区之间设有STI区；在半导体结构上覆盖氧化层和HTO膜层；在HTO膜层上形成硬掩膜；进行光刻将低压区域的有源区上的硬掩膜露出；将露出的低压区域的有源区上的硬掩膜及该硬掩膜下的HTO膜层及氧化层进行去除，将低压PMOS有源区和低压NMOS有源区露出，及低压PMOS有源区和低压NMOS有源区之间的STI区也被露出；通过控制刻蚀速率，使得低压PMOS有源区和低压NMOS有源区之间的STI区的高度小于低压PMOS有源区和低压NMOS有源区的高度。
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公开(公告)号：CN118057624A
公开(公告)日：2024-05-21
申请号：CN202211443449.6
申请日：2022-11-18
Applicant: 上海华力集成电路制造有限公司
IPC: H01L29/78 , H01L29/08 , H01L29/10 , H01L21/336
Abstract: 本发明公开了一种HV器件，包括：形成于第一沟槽中的栅介质层。在栅介质层的表面形成有栅极导电材料层。在漏端浅沟槽隔离的第二侧面和第一沟槽的第一侧面之间还形成有填充于第二沟槽中的第二介质层。第二沟槽的第二侧面和第一沟槽的第一侧面对齐，第一和第二沟槽的深度相等，第一和第二沟槽连通在一起形成一个整体沟槽；第二介质层和栅介质层的底部表面相平；栅极导电材料层的第一侧面还延伸到第二介质层的表面上，使栅极导电材料层所覆盖的区域无尖角且远离漏端浅沟槽隔离的底部尖角。本发明还公开了一种HV器件的制造方法。本发明能消除栅极导电材料层下方的浅沟槽隔离尖角，从而消除器件在初始高压工作下的电流突然上升的问题。
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