存储器装置、纠错码电路及其操作方法和配置方法

    公开(公告)号:CN118136083A

    公开(公告)日:2024-06-04

    申请号:CN202311412536.X

    申请日:2023-10-27

    Abstract: 公开了存储器装置、纠错码电路及其操作方法和配置方法。所述存储器装置包括存储器单元阵列和纠错码(ECC)电路。被配置为纠正从存储器单元阵列读出的数据码中的错误的ECC电路包括:(i)校正子计算单元,被配置为基于数据码和H矩阵来运算多个校正子,(ii)错误位置检测单元,被配置为基于所述多个校正子生成错误向量,以及(iii)错误纠正单元,被配置为基于错误向量纠正数据码内的错误,并且输出纠正后的数据。

    神经处理单元、神经处理系统和应用系统

    公开(公告)号:CN111178494A

    公开(公告)日:2020-05-19

    申请号:CN201910836241.2

    申请日:2019-09-05

    Abstract: 提供了一种神经处理单元、神经处理系统和应用系统。所述神经处理单元执行包括第一神经网络运算的应用工作,所述神经处理单元包括:第一处理核,其被配置为执行第一神经网络运算;硬件块,其可重构为被配置为执行硬件块工作的硬件核;以及至少一个处理器,其被配置为执行计算机可读指令,以基于第一处理核的第一工作负荷将应用工作的一部分作为硬件块工作分布给硬件块。

    半导体存储器装置和包括半导体存储器装置的存储器系统

    公开(公告)号:CN110377453A

    公开(公告)日:2019-10-25

    申请号:CN201910067433.1

    申请日:2019-01-24

    Abstract: 公开了一种半导体存储器装置和包括半导体存储器装置的存储器系统。所述半导体存储器装置包括:存储器单元阵列,包括多个存储器单元;纠错码(ECC)引擎,被配置为检测和/或校正读取数据中的至少一个错误位,并被配置为生成指示所述至少一个错误位是否被检测到和/或被校正的解码状态标志,其中,读取数据从存储器单元阵列读取;通道接口电路,被配置为从ECC引擎接收读取数据和解码状态标志,并被配置为将读取数据和解码状态标志发送至存储器控制器,其中,通道接口电路被配置为通过引脚将解码状态标志发送至存储器控制器;控制逻辑电路,被配置为响应于来自存储器控制器的地址和命令,控制ECC引擎和通道接口电路。

    具有冗余单元的半导体存储器件和系统及其方法

    公开(公告)号:CN103871450A

    公开(公告)日:2014-06-18

    申请号:CN201310376429.6

    申请日:2013-08-26

    Abstract: 在一个实施例中,存储器件包括存储单元阵列、数据线选择电路和选择控制逻辑。存储单元阵列至少具有第一存储单元组和冗余存储单元组。第一存储单元组包括与第一数据线相关联的多个第一存储单元,冗余存储单元组包括与冗余数据线相关联的多个冗余存储单元。选择控制逻辑配置为检测是否正在访问第一存储单元组中的带缺陷存储单元,并且配置为控制数据线选择电路用经由冗余数据线的访问替换经由第一数据线的访问,使得用所述多个冗余存储单元之一来替换第一存储单元组中检测到的带缺陷存储单元。

    显示设备及其控制方法
    25.
    发明公开

    公开(公告)号:CN103428458A

    公开(公告)日:2013-12-04

    申请号:CN201310179604.2

    申请日:2013-05-15

    CPC classification number: G06F3/0484 H04N21/4312 H04N21/4438 H04N21/4788

    Abstract: 提供一种显示设备及其控制方法。所述显示设备包括:显示单元,将内容图像显示在屏幕上;通信单元,与外部服务器通信以接收社交网络服务(SNS);控制器,将内容图像显示在屏幕的第一区域中,将SNS图像显示在屏幕的第二区域中,从而SNS图像和内容图像不重叠,根据对于内容图像和SNS图像中的一个的用户的输入来调整内容图像的尺寸和SNS图像的尺寸两者,从而内容图像和SNS图像不重叠。

    存储器系统以及操作解码模块的方法

    公开(公告)号:CN118363524A

    公开(公告)日:2024-07-19

    申请号:CN202410067325.5

    申请日:2024-01-16

    Abstract: 公开了存储器系统以及操作解码模块的方法。所述存储器系统包括系统控制器和存储器装置。系统控制器包括:存储器控制器,被配置为将接收的地址发送到解码模块,并且将经解码的数据输出到主机装置;以及解码模块,包括高速缓存装置和解码器。解码模块被配置为从存储器装置接收与所述地址对应的数据。解码模块被配置为响应于确定与所述地址对应的数据被存储在高速缓存装置中,将存储在高速缓存装置中的数据发送到存储器控制器。解码模块被配置为响应于确定与所述地址对应的数据没有被存储在高速缓存装置中,对与所述地址对应的数据进行解码以生成经解码的数据并将经解码的数据存储在高速缓存装置中。

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