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公开(公告)号：CN116343870A
公开(公告)日：2023-06-27
申请号：CN202211052693.X
申请日：2022-08-31
Applicant: 三星电子株式会社
Abstract: 提供了存储装置和操作存储装置的方法。所述存储装置包括非易失性存储器装置和用于控制非易失性存储器装置的操作的存储控制器。存储控制器将与将要被编程的数据相关的编程操作分配为第一编程操作和第二编程操作中的一个，控制非易失性存储器装置对第一存储器块执行第一编程操作、并对至少一个第二存储器块执行第二编程操作，并且控制非易失性存储器装置选择对处于擦除状态的第三存储器块的第一编程操作和对第二存储器块的第二编程操作中的一个、并在对第一存储器块的第一编程操作被完成之后执行选择的编程操作。
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公开(公告)号：CN115952027A
公开(公告)日：2023-04-11
申请号：CN202210882852.2
申请日：2022-07-26
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 一种存储设备，包括非易失性存储器件和被配置为控制非易失性存储器件的存储控制器。非易失性存储器件包括存储单元阵列，该存储单元阵列包括堆叠在衬底上的多条字线、设置在多个沟道孔中的多个存储单元、以及将多条字线划分为多个存储块的字线切割区。存储控制器将多个目标存储单元分组为外部单元和内部单元。存储控制器包括纠错码(ECC)解码器，该ECC解码器被配置为通过在对多个目标存储单元的读取操作期间获得外部单元比特和内部单元比特，并将不同的对数似然比(LLR)值应用于外部单元比特和内部单元比特来执行ECC解码操作。
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公开(公告)号：CN115910158A
公开(公告)日：2023-04-04
申请号：CN202210526718.9
申请日：2022-05-16
Applicant: 三星电子株式会社
Abstract: 提供了一种存储装置，所述存储装置包括NAND闪速存储器装置、辅助存储器装置和用于控制NAND闪速存储器装置和辅助存储器装置的存储控制器。存储控制器包括处理器、纠错码(ECC)引擎和存储器接口。处理器执行加载到片上存储器上的闪速转换层(FTL)。ECC引擎基于与NAND闪速存储器装置的目标页相关的目标存储器区域的错误属性来生成用于要存储在目标页中的用户数据的第一奇偶位，并且在处理器的控制下针对用户数据选择性地生成附加奇偶位。存储器接口将用户数据和第一奇偶位发送到NAND闪速存储器装置，并且选择性地将附加奇偶位发送到辅助存储器装置。
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公开(公告)号：CN115734619A
公开(公告)日：2023-03-03
申请号：CN202210915860.2
申请日：2022-08-01
Applicant: 三星电子株式会社
Abstract: 使用晶片到晶片键合的三维(3D)存储装置被公开。在所述存储装置中，第一芯片与第二芯片晶片键合，第一芯片包括外围电路区，外围电路区包括被配置为控制非易失性存储器(NVM)装置的操作模式的第一控制逻辑电路，第二芯片包括NVM单元的3D阵列，并且存储器控制器包括第三芯片，第三芯片包括控制电路区。第三芯片的控制电路区包括与NVM装置的操作条件相关联的第二控制逻辑电路，并且第二控制逻辑电路包括串行化/并行化(SERDES)接口，串行化/并行化接口被配置为共享存储器控制器中的随机存取存储器(RAM)并将数据发送到NVM装置和从NVM装置接收数据。
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Patent Agency Ranking
公开(公告)号：CN115706107A
公开(公告)日：2023-02-17
申请号：CN202210892706.8
申请日：2022-07-27
Applicant: 三星电子株式会社
Abstract: 提供的是一种非易失性存储器件及包括其的存储装置。所述存储装置包括：第一芯片，所述第一芯片包括第一衬底和外围电路区域，所述外围电路区域包括被配置为控制所述非易失性存储器件的操作模式的第一控制逻辑电路；以及第二芯片，所述第二芯片包括第二衬底和非易失性存储单元的三维阵列。所述第二芯片可以垂直堆叠在所述第一芯片上，使得所述第一衬底的第一表面面对所述第二衬底的第一表面，并且所述第二芯片还可以包括第二控制逻辑电路，所述第二控制逻辑电路被配置为控制所述非易失性存储器件的操作条件并且被布置在所述第二衬底的第二表面上，所述第二衬底的所述第二表面与所述第二衬底的所述第一表面相对。
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公开(公告)号：CN105843553B
公开(公告)日：2020-06-09
申请号：CN201610073259.8
申请日：2016-02-02
Applicant: 三星电子株式会社
IPC: G06F3/06
Abstract: 提供了包括能够进行重写操作的存储装置的存储系统的操作方法。该方法包括：接收一个或更多个写入请求、逻辑地址和与所述一个或更多个写入请求对应的数据；将分析接收到的一个或更多个请求、逻辑地址和数据中的至少一者的结果与阈值进行比较；基于比较的结果，利用第一更新方法或者第二更新方法写入数据。在选择了第一更新方法时，根据地址映射信息将数据写入到由与逻辑地址对应的物理地址指示的区域中。在选择了第二更新方法时，改变与逻辑地址对应的物理地址的信息，并将数据写入到由改变后的物理地址指示的区域中。
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公开(公告)号：CN110544501A
公开(公告)日：2019-12-06
申请号：CN201910422771.2
申请日：2019-05-21
Applicant: 三星电子株式会社
Abstract: 一种存储设备，包括：非易失性存储器，包括多个非易失性存储单元；写入缓冲存储器，存储从主机接收的第一数据和第二数据；以及存储控制器，将存储在写入缓冲存储器中的第一数据和第二数据存储到非易失性存储器中。存储控制器对连接到第一字线组的多个第一存储单元执行第一编程操作和第二编程操作，以存储第一数据，并且对连接到第二字线组的多个第二存储单元执行第一编程操作和第二编程操作，以存储第二数据。当存储控制器对多个第二存储单元执行第一编程操作时，第一数据被写入写入缓冲存储器中。
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公开(公告)号：CN110136764A
公开(公告)日：2019-08-16
申请号：CN201910057925.2
申请日：2019-01-22
Applicant: 三星电子株式会社
IPC: G11C16/26
Abstract: 提供一种非易失性存储器装置及其读取方法。所述非易失性存储器装置包括：页缓冲器，被配置为对构成多个位页中的一个位页的多个页数据进行锁存，控制逻辑，被配置为比较响应于高优先级读取信号集而执行的多个读取操作的结果，以选择包括在高优先级读取信号集中的多个读取信号中的一个作为高优先级读取信号，并确定与高优先级读取信号对应的低优先级读取信号，其中，高优先级读取信号集是用于读取高优先级页数据，低优先级读取信号是用于读取低优先级页数据。
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公开(公告)号：CN110875077B
公开(公告)日：2025-01-28
申请号：CN201910609034.3
申请日：2019-07-08
Applicant: 三星电子株式会社
Abstract: 提供了一种存储器控制器及其操作方法。所述存储器控制器，被配置为控制包括多个存储体的存储器设备。存储器控制器可以确定在存储器控制器的命令队列中排队的写入命令的数量是否超过参考值；当排队的写入命令的数量超过参考值时，计算响应于排队的写入命令中的至少一些写入命令而由存储器设备消耗的写入功率的水平；以及基于所计算的写入功率的水平，从排队的写入命令中调度执行存储器设备的交错操作的交错命令。
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