多层基板及其制造方法
    12.
    发明授权

    公开(公告)号:CN1767719B

    公开(公告)日:2010-12-08

    申请号:CN200510103151.0

    申请日:2005-09-16

    Abstract: 多层基板及其制造方法。本发明提供了一种设计自由度高、适合高密度安装的高性能的多层基板及其制造方法。本发明的多层基板包括层叠的多个绝缘层和在各绝缘层之间形成的配线图形,上述配线图形包括具有预定厚度的第1配线图形(40)和厚度大于上述第1配线图形的第2配线图形(41),它们共存于同一层内。通过消去法,对厚度一定的导电层(32)进行构图而形成第1配线图形(40)。在形成通孔的同一工序中,通过开孔加工,形成图形形成用槽,然后用导电性材料同时填充通孔和图形形成用槽的内部,由此形成第2配线图形(41)。第1配线图形可优选用作为图形的宽度和厚度偏差小、要求相对于绝缘层的图形厚度精度的高频电路用LC图形和要求阻抗匹配的通常的配线图形。第2配线图形可优选用作为扼流圈用L图形。

    平面线圈的制造方法
    16.
    发明授权

    公开(公告)号:CN108231398B

    公开(公告)日:2020-03-27

    申请号:CN201711352340.0

    申请日:2017-12-15

    Abstract: 平面线圈的制造方法包括:在基材上形成基底导体层(L1)的工序(S2),该基底导体层(L1)具有:具有一端及另一端的线圈配线部,将外部电源和线圈配线部的第一连接位置连接的供电配线部(11d),以及使比第一连接位置更靠另一端侧的线圈配线部的第二连接位置和比第二连接位置更靠一端侧的线圈配线部的第三连接位置短路的连接配线部(11e);在基底导体层(L1)上通过电解电镀形成配线导体层(L2)的工序(S3);以及除去供电配线部(11d)及连接配线部(11e)的工序(S4)。

    半导体芯片的制造方法
    17.
    发明公开

    公开(公告)号:CN108538824A

    公开(公告)日:2018-09-14

    申请号:CN201810171607.4

    申请日:2018-03-01

    Abstract: 本发明提供一种半导体芯片的制造方法,将具有基板、形成于基板上的导电部和形成于导电部的微凸起的半导体芯片层叠多片而得到半导体芯片。其中,具备在惰性气氛内使还原性气体流入配置有半导体芯片的空间内,并以微凸起的熔点以上的温度进行加热的加热工序,在加热工序中,在微凸起上载置有压力赋予部件。

    半导体芯片的制造方法
    18.
    发明公开

    公开(公告)号:CN108538726A

    公开(公告)日:2018-09-14

    申请号:CN201810172586.8

    申请日:2018-03-01

    Abstract: 本发明提供一种半导体芯片的制造方法,该半导体芯片具有基板、形成于基板上的导电部、形成于导电部的微凸起,其中,该制造方法具备在微凸起上形成平滑面的平滑面形成工序,平滑面形成工序具备对配置有半导体芯片的空间在惰性气氛内使还原性气体流入,并以微凸起的融点以上的温度进行加热的加热工序,在加热工序中,在微凸起上载置压力赋予部件,压力赋予部件的主面中与微凸起相接的主面为平面。

    配线部件
    19.
    发明公开

    公开(公告)号:CN108235570A

    公开(公告)日:2018-06-29

    申请号:CN201711352356.1

    申请日:2017-12-15

    Abstract: 用于平面线圈的制造的配线部件(5B)具备:基材(10)、和形成于基材(10)上的平面线圈图案(11)。平面线圈图案(11)包含:具有一端(11a1)及另一端(11a2)的线圈配线部(11a),将外部电源和线圈配线部(11a)的第一连接位置(P1)连接的供电配线部(11d),将与第一连接位置(P1)相比更靠另一端(11a2)侧的线圈配线部(11a)的第二连接位置(P2)和与第二连接位置(P2)相比更靠一端(11a1)侧的线圈配线部(11a)的第三连接位置(P3)进行短路的连接配线部(11e)。平面线圈图案(11)的剖面结构具有形成于基材(10)上的基底树脂层(L0)和形成于基底树脂层(L0)上的导体层(LL)。

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