公开(公告)号：CN1444240A

公开(公告)日：2003-09-24

申请号：CN03128606.2

申请日：2003-03-07

Applicant: TDK株式会社

Inventor： 小林亮 ,  上田要 ,  泉部泰 ,  石田一士 ,  斋藤彰

IPC: H01G4/30 ,  H01G13/00 ,  H01L41/24

CPC classification number: H01G4/30 ,  Y10T29/435 ,  Y10T29/49117 ,  Y10T29/49126 ,  Y10T29/49128 ,  Y10T29/49155 ,  Y10T428/24917 ,  Y10T428/24926 ,  Y10T428/24975 ,  Y10T428/252

Abstract: 制造例如叠片陶瓷电容器等陶瓷电子元件的方法。在支持体的表面上形成第一陶瓷涂层。然后，在第一陶瓷涂层的表面上形成内极。然后，在第一陶瓷涂层的表面上形成第二陶瓷涂层以覆盖上述内电极。在此情况下，设第一陶瓷涂层的陶瓷颗粒的平均粒径为α1，第一陶瓷涂层厚度为T1，第二陶瓷涂层的陶瓷颗粒的平均粒径为α2，第二陶瓷涂层厚度为T2时，满足α1≤α2、0.05＜α1≤0.35μm、及T1＜T2、0＜T1＜1.5μm的条件。结果，能提供不易产生短路不良和耐电压不良等结构缺陷的陶瓷电子元件，特别是叠片陶瓷电容器。

公开(公告)号：CN102969102A

公开(公告)日：2013-03-13

申请号：CN201210313585.3

申请日：2012-08-29

Applicant: TDK株式会社

Inventor： 上田要 ,  森合克成 ,  伊丹崇裕

IPC: H01C7/112 ,  H01C1/14

CPC classification number: H01C1/148 ,  H01C7/1006 ,  H01C7/112

Abstract: 本发明提供一种片状压敏电阻，其具备压敏电阻部、多个导电部和多个端子电极。压敏电阻部由以ZnO为主成分的烧结体构成，呈现电压非线性特性。多个导电部，由以ZnO作为主成分的烧结体构成并且夹着压敏电阻部而配置，分别具备与压敏电阻部连接的第一主面和与第一主面相对的第二主面。多个端子电极，分别与对应的导电部连接。各端子电极具有与第二主面连接的第一电极部分和与第一电极部分连接的第二电极部分。

公开(公告)号：CN100576381C

公开(公告)日：2009-12-30

申请号：CN03122664.7

申请日：2003-03-19

Applicant: TDK株式会社

Inventor： 神谷贵志 ,  大谷修 ,  上田要 ,  由利俊一 ,  田中均

IPC: H01G4/12 ,  H01B3/12 ,  C04B35/00

CPC classification number: C04B35/62892 ,  B32B18/00 ,  B82Y30/00 ,  C04B35/468 ,  C04B35/4682 ,  C04B35/62807 ,  C04B35/6281 ,  C04B35/62815 ,  C04B35/62818 ,  C04B35/62886 ,  C04B2235/3203 ,  C04B2235/3206 ,  C04B2235/3208 ,  C04B2235/3213 ,  C04B2235/3215 ,  C04B2235/3224 ,  C04B2235/3225 ,  C04B2235/3232 ,  C04B2235/3236 ,  C04B2235/3239 ,  C04B2235/3241 ,  C04B2235/3244 ,  C04B2235/3251 ,  C04B2235/3262 ,  C04B2235/3409 ,  C04B2235/3418 ,  C04B2235/441 ,  C04B2235/5436 ,  C04B2235/5445 ,  C04B2235/5454 ,  C04B2237/704 ,  H01G4/1209 ,  Y10T428/2991 ,  Y10T428/2993

Abstract: 本发明提供一种含有陶瓷主成分粒子1、和附着在该主成分粒子表面上的添加物成分粒子2的陶瓷粉末。主成分粒子1的平均粒径取为1.5μm以下，添加物成分粒子2的平均粒径取为0.31μm以下。对于100重量陶瓷粉末，添加物成分粒子2的含有率为0.1～5重量%。通过提高添加物成分粒子对主成分粒子的分散性、获得组成的均匀化，抑制了异相的发生。即使电介质层的厚度在3μm以下，仍能提供绝缘破坏电压高、寿命长的层叠陶瓷电子部件用的陶瓷粉末，和层叠陶瓷电子部件。

公开(公告)号：CN100550235C

公开(公告)日：2009-10-14

申请号：CN200610079378.0

申请日：2006-03-24

Applicant: TDK株式会社

Inventor： 福井隆史 ,  上田要 ,  金慎太郎 ,  佐藤新 ,  佐藤阳

IPC: H01G4/30 ,  H01G4/12 ,  H01G13/00 ,  C04B35/64

CPC classification number: H01G4/1227 ,  B82Y30/00 ,  C04B35/4682 ,  C04B35/638 ,  C04B2235/3206 ,  C04B2235/3213 ,  C04B2235/3215 ,  C04B2235/3225 ,  C04B2235/3239 ,  C04B2235/3256 ,  C04B2235/3258 ,  C04B2235/3262 ,  C04B2235/3418 ,  C04B2235/36 ,  C04B2235/5445 ,  C04B2235/5454 ,  C04B2235/6025 ,  C04B2235/652 ,  C04B2235/6562 ,  C04B2235/6565 ,  C04B2235/6567 ,  C04B2235/6582 ,  C04B2235/6584 ,  C04B2235/6588 ,  C04B2235/663 ,  C04B2235/664 ,  C04B2235/79 ,  H01G4/30 ,  Y10T29/43 ,  Y10T29/435 ,  Y10T29/49126

Abstract: 本发明为制造具有层间厚度为5μm或以下的电介质层和含贱金属的内部电极层的叠层陶瓷电子部件的方法。其是在还原性气氛中，烧结交替配置100层或100层以上的电介质层用糊料和含贱金属的内部电极层用糊料而成的叠层体，然后进行退火处理。在氧分压P3大于2.9×10-39Pa且小于6.7×10-24Pa的强还原性气氛中，大于300℃且小于600℃的保持温度T3下对该退火处理后的叠层体进行第1热处理。在氧分压P4大于1.9×10-Pa小于4.1×10-3Pa的气氛中，大于500℃且小于1000℃的保持温度T4下对该第1热处理后的叠层体进行第2热处理。

公开(公告)号：CN1841597A

公开(公告)日：2006-10-04

申请号：CN200610079378.0

申请日：2006-03-24

Applicant: TDK株式会社

Inventor： 福井隆史 ,  上田要 ,  金慎太郎 ,  佐藤新 ,  佐藤阳

IPC: H01G4/30 ,  H01G4/12 ,  H01G13/00 ,  C04B35/64

CPC classification number: H01G4/1227 ,  B82Y30/00 ,  C04B35/4682 ,  C04B35/638 ,  C04B2235/3206 ,  C04B2235/3213 ,  C04B2235/3215 ,  C04B2235/3225 ,  C04B2235/3239 ,  C04B2235/3256 ,  C04B2235/3258 ,  C04B2235/3262 ,  C04B2235/3418 ,  C04B2235/36 ,  C04B2235/5445 ,  C04B2235/5454 ,  C04B2235/6025 ,  C04B2235/652 ,  C04B2235/6562 ,  C04B2235/6565 ,  C04B2235/6567 ,  C04B2235/6582 ,  C04B2235/6584 ,  C04B2235/6588 ,  C04B2235/663 ,  C04B2235/664 ,  C04B2235/79 ,  H01G4/30 ,  Y10T29/43 ,  Y10T29/435 ,  Y10T29/49126

Abstract: 本发明为制造具有层间厚度为5μm或以下的电介质层和含贱金属的内部电极层的叠层陶瓷电子部件的方法。其是在还原性气氛中，烧结交替配置100层或100层以上的电介质层用糊料和含贱金属的内部电极层用糊料而成的叠层体，然后进行退火处理。在氧分压P3大于2.9×10－39Pa且小于6.7×10－24Pa的强还原性气氛中，大于300℃且小于600℃的保持温度T3下对该退火处理后的叠层体进行第1热处理。在氧分压P4大于1.9×10－7Pa小于4.1×10－3Pa的气氛中，大于500℃且小于1000℃的保持温度T4下对该第1热处理后的叠层体进行第2热处理。

公开(公告)号：CN1841594A

公开(公告)日：2006-10-04

申请号：CN200610068295.1

申请日：2006-03-27

Applicant: TDK株式会社

Inventor： 小岛达也 ,  上田要 ,  外海透 ,  政冈雷太郎 ,  岩崎彰则 ,  山口晃 ,  室泽尚吾

IPC: H01G4/30

CPC classification number: H01G4/30 ,  H01G4/012

Abstract: 本发明提供一种层叠电子器件及其制造方法，能够很简便地防止台阶吸收层突出于内部电极的上表面、或者在台阶吸收层和内部电极之间产生间隙。本发明的层叠电子器件，其内部电极层在介质基体(1)的内部隔开间隔而层叠。在内部电极层的侧部上分别设置台阶吸收层。内部电极层的侧部形成倾斜面，台阶吸收层以与内部电极层的倾斜面局部重叠的方式层叠。其他内部电极层和台阶吸收层也是一样。

公开(公告)号：CN306654518S

公开(公告)日：2021-07-02

申请号：CN202130077506.3

申请日：2021-02-03

Applicant: TDK株式会社

Designer： 内田雅幸 ,  上田要

Abstract: 1.本外观设计产品的名称：压敏电阻。
2.本外观设计产品的用途：本外观设计产品主要用于保护其他电子组件免受高压损害。
3.本外观设计产品的设计要点：在于形状。
4.最能表明设计要点的图片或照片：设计1立体图1。
5.指定设计1为基本设计。