公开(公告)号：CN106024797B

公开(公告)日：2020-01-24

申请号：CN201610193243.0

申请日：2016-03-30

Applicant: 瑞萨电子株式会社

Inventor： 三原龙善 ,  筱原正昭

IPC: H01L27/11563

Abstract: 本发明的的各个实施例涉及半导体器件及其制造方法。半导体器件的性能得到改进。在用于制造半导体器件的方法中，在控制栅极电极的表面处顺序地形成第一绝缘膜、导电膜、包含硅的第二绝缘膜、和由硅形成的第三膜。然后，对第三膜进行回蚀刻，以经由第一绝缘膜、导电膜和第二绝缘膜将第三膜保留在控制栅极电极的侧表面处，从而形成间隔件。然后，对导电膜进行回蚀刻，以在间隔件与控制栅极电极之间、以及在间隔件与半导体衬底之间，形成由导电膜形成的存储器栅极电极。

公开(公告)号：CN102194881B

公开(公告)日：2015-07-29

申请号：CN201110057407.4

申请日：2011-03-04

Applicant: 瑞萨电子株式会社

Inventor： 岩松俊明 ,  石川晃三 ,  北泽雅志 ,  林清志 ,  丸山隆弘 ,  筱原正昭 ,  川井健治

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336 ,  H01L21/265

CPC classification number: H01L29/66621 ,  H01L21/28 ,  H01L29/66795 ,  H01L29/772 ,  H01L29/7834 ,  Y02E10/50

Abstract: 本发明提供半导体器件及其制造方法，可以在不使特性恶化的情况下将半导体器件微型化。该半导体器件包括：半导体衬底，具有主表面；源极区域和漏极区域，在主表面中相互分开地形成；栅极电极层，在主表面之上夹在源极区域和漏极区域之间形成；第一导电层，以使其与源极区域的表面接触的方式形成；以及第二导电层，以使其与漏极区域的表面接触的方式形成。在主表面中形成凹陷，使所述凹陷从第一导电层和源极区域之间的接触区域、经过栅极电极层下方的部分、延伸到第二导电层和漏极区域之间的接触区域。

公开(公告)号：CN102157350B

公开(公告)日：2013-08-21

申请号：CN201110050654.1

申请日：2008-01-11

Applicant: 瑞萨电子株式会社

Inventor： 今井彰 ,  筱原正昭

IPC: G03F1/36

CPC classification number: G03F1/70

Abstract: 本发明提供一种半导体器件的制造方法。由于在有源区域图案的角处生成圆形，配置在有源图案上的栅极图案面积发生变化，由此产生晶体管特性变化的问题。本发明中的、在同一层中包含形成外角的拐角部并邻接的2边图案和密集配置的周期性图案的半导体器件的制造方法，包括下述工序：(a)用具有第1掩模图案的第1掩模，对对应于包含分割上述2边图案的第1边的第1分割图案和间隔上述周期性图案的第1间隔图案的区域进行曝光；(b)用具有第2掩模图案的第2掩模，对对应于包含分割上述2边图案的第2边的第2分割图案和间隔上述周期性图案的第2间隔图案的区域进行曝光。

公开(公告)号：CN102693943A

公开(公告)日：2012-09-26

申请号：CN201210083312.4

申请日：2012-03-21

Applicant: 瑞萨电子株式会社

Inventor： 筱原正昭

IPC: H01L21/8244

CPC classification number: H01L27/1104 ,  H01L21/0337 ,  H01L21/28123 ,  H01L21/31138 ,  H01L21/32139 ,  H01L27/105 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/7833

Abstract: 本发明涉及半导体集成电路器件的制造方法。提供一种半导体集成电路的制造方法，其在应用到用于栅极电极等的加工技术时有效。在存储器区域中对具有高k栅极绝缘膜和金属电极膜的栅极叠置膜进行构图时，首先使用第一抗蚀剂膜执行用于相邻栅极电极之间的切割区域的刻蚀，并且在去除不再需要的第一抗蚀剂膜之后，使用第二抗蚀剂膜执行用于线和空间图案的刻蚀。

公开(公告)号：CN102157350A

公开(公告)日：2011-08-17

申请号：CN201110050654.1

申请日：2008-01-11

Applicant: 瑞萨电子株式会社

Inventor： 今井彰 ,  筱原正昭

IPC: H01L21/00 ,  H01L21/027 ,  G03F1/14 ,  G03F7/20

CPC classification number: G03F1/70

Abstract: 本发明提供一种半导体器件的制造方法。由于在有源区域图案的角处生成圆形，配置在有源图案上的栅极图案面积发生变化，由此产生晶体管特性变化的问题。本发明中的、在同一层中包含形成外角的拐角部并邻接的2边图案和密集配置的周期性图案的半导体器件的制造方法，包括下述工序：(a)用具有第1掩模图案的第1掩模，对对应于包含分割上述2边图案的第1边的第1分割图案和间隔上述周期性图案的第1间隔图案的区域进行曝光；(b)用具有第2掩模图案的第2掩模，对对应于包含分割上述2边图案的第2边的第2分割图案和间隔上述周期性图案的第2间隔图案的区域进行曝光。

公开(公告)号：CN107123649B

公开(公告)日：2021-12-24

申请号：CN201710086452.X

申请日：2017-02-17

Applicant: 瑞萨电子株式会社

Inventor： 筱原正昭

IPC: H01L27/11521 ,  H01L27/11526 ,  H01L27/11573 ,  H01L27/11568 ,  H01L21/28 ,  H01L29/423

Abstract: 提供了一种稳定的用于制造半导体器件的方法。在半导体器件的制造方法中，首先在半导体衬底的存储器单元部分和逻辑部分中的每个部分中形成具有相等宽度的鳍。然后，在利用掩膜覆盖存储器单元部分中的鳍的情况下刻蚀逻辑部分中的鳍，由此制造逻辑部分中的鳍，逻辑部分中的每个鳍都比存储器单元部分中形成的鳍窄。

公开(公告)号：CN107123649A

公开(公告)日：2017-09-01

申请号：CN201710086452.X

申请日：2017-02-17

Applicant: 瑞萨电子株式会社

Inventor： 筱原正昭

IPC: H01L27/11521 ,  H01L27/11526 ,  H01L27/11573 ,  H01L27/11568 ,  H01L21/28 ,  H01L29/423

CPC classification number: H01L29/66795 ,  H01L21/3086 ,  H01L21/823431 ,  H01L27/11531 ,  H01L29/42328 ,  H01L29/66545 ,  H01L29/66818 ,  H01L29/7848 ,  H01L29/785 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/401 ,  H01L29/42324 ,  H01L29/4234

Abstract: 提供了一种稳定的用于制造半导体器件的方法。在半导体器件的制造方法中，首先在半导体衬底的存储器单元部分和逻辑部分中的每个部分中形成具有相等宽度的鳍。然后，在利用掩膜覆盖存储器单元部分中的鳍的情况下刻蚀逻辑部分中的鳍，由此制造逻辑部分中的鳍，逻辑部分中的每个鳍都比存储器单元部分中形成的鳍窄。

公开(公告)号：CN106024797A

公开(公告)日：2016-10-12

申请号：CN201610193243.0

申请日：2016-03-30

Applicant: 瑞萨电子株式会社

Inventor： 三原龙善 ,  筱原正昭

IPC: H01L27/115 ,  H01L21/8247

Abstract: 本发明的各个实施例涉及半导体器件及其制造方法。半导体器件的性能得到改进。在用于制造半导体器件的方法中，在控制栅极电极的表面处顺序地形成第一绝缘膜、导电膜、包含硅的第二绝缘膜、和由硅形成的第三膜。然后，对第三膜进行回蚀刻，以经由第一绝缘膜、导电膜和第二绝缘膜将第三膜保留在控制栅极电极的侧表面处，从而形成间隔件。然后，对导电膜进行回蚀刻，以在间隔件与控制栅极电极之间、以及在间隔件与半导体衬底之间，形成由导电膜形成的存储器栅极电极。

公开(公告)号：CN102693943B

公开(公告)日：2016-06-01

申请号：CN201210083312.4

申请日：2012-03-21

Applicant: 瑞萨电子株式会社

Inventor： 筱原正昭

IPC: H01L21/8244

CPC classification number: H01L27/1104 ,  H01L21/0337 ,  H01L21/28123 ,  H01L21/31138 ,  H01L21/32139 ,  H01L27/105 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/7833

Abstract: 本发明涉及半导体集成电路器件的制造方法。提供一种半导体集成电路的制造方法，其在应用到用于栅极电极等的加工技术时有效。在存储器区域中对具有高k栅极绝缘膜和金属电极膜的栅极叠置膜进行构图时，首先使用第一抗蚀剂膜执行用于相邻栅极电极之间的切割区域的刻蚀，并且在去除不再需要的第一抗蚀剂膜之后，使用第二抗蚀剂膜执行用于线和空间图案的刻蚀。

公开(公告)号：CN101369524B

公开(公告)日：2011-04-13

申请号：CN200810168690.6

申请日：2008-01-11

Applicant: 瑞萨电子株式会社

Inventor： 今井彰 ,  筱原正昭

IPC: H01L21/00 ,  H01L21/027 ,  G03F1/14 ,  G03F7/20

CPC classification number: G03F1/70

Abstract: 本发明提供一种半导体器件的制造方法。由于在有源区域图案的角处生成圆形，配置在有源图案上的棚极图案面积发生变化，由此产生晶体管特性变化的问题。本发明中的在同一层中包含形成外角的拐角部并邻接的2边图案和密集配置的周期性图案的半导体器件的制造方法，包括下述工序：(a)用具有第1掩模图案的第1掩模，对对应于包含分割上述2边图案的第1边的第1分割图案和间隔上述周期性图案的第1间隔图案的区域进行曝光；(b)用具有第2掩模图案的第2掩模，对对应于包含分割上述2边图案的第2边的第2分割图案和间隔上述周期性图案的第2间隔图案的区域进行曝光。