公开(公告)号：CN112802853A

公开(公告)日：2021-05-14

申请号：CN202011261966.2

申请日：2020-11-12

Applicant: 瑞萨电子株式会社

Inventor： 久本大 ,  川嶋祥之 ,  桥本孝司

IPC: H01L27/1157 ,  H01L27/11573 ,  H01L29/78 ,  H01L29/10

Abstract: 本公开的实施例涉及半导体器件。半导体器件具有使用FinFET的分离栅极型MONOS结构，并且该半导体器件包括源极和漏极，其各自由n型杂质扩散层形成；第一沟道形成层，形成在控制栅极下方，并且由掺杂有p型杂质的半导体层形成、以及第二沟道形成层，形成在存储器栅极下方，并且由掺杂有n型杂质的半导体层形成。此外，半导体器件包括p型半导体层，该p型半导体层形成在第二沟道形成层下方，并且具有比半导体衬底的杂质浓度高的杂质浓度。

公开(公告)号：CN108807390A

公开(公告)日：2018-11-13

申请号：CN201810384325.2

申请日：2018-04-26

Applicant: 瑞萨电子株式会社

Inventor： 川嶋祥之 ,  桥本孝司

IPC: H01L27/11517 ,  H01L27/11563

Abstract: 本发明涉及半导体器件及其制造方法。本发明是为了提高半导体器件的性能。半导体器件包括半导体衬底、形成在半导体衬底中的p型阱区域、形成在p型阱区域上方的第一绝缘层、形成在第一绝缘层上方的半导体层、形成在半导体层上方的第二绝缘层以及形成在第二绝缘层上方的导体层。第一电容元件包括半导体层、第二绝缘层和导体层，而第二电容元件包括p型阱区域、第一绝缘层和半导体层，其中半导体衬底和半导体层中的每个都包括单晶硅层。

公开(公告)号：CN107731819A

公开(公告)日：2018-02-23

申请号：CN201710560757.X

申请日：2017-07-11

Applicant: 瑞萨电子株式会社

Inventor： 山越英明 ,  桥本孝司 ,  阿部真一郎 ,  大水祐人

IPC: H01L27/11517 ,  H01L27/11563 ,  H01L27/115

CPC classification number: H01L27/11563 ,  H01L21/28282 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11517 ,  H01L27/115

Abstract: 提供一种制造半导体器件的方法，实现了半导体器件的稳定性的提高。得到以下结构：在位于存储区中的半导体衬底上方形成用于存储元件的栅绝缘膜的第一绝缘膜，在位于较低击穿电压MISFET形成区中的半导体衬底上方形成用于较低击穿电压MISFET的栅绝缘膜的第二绝缘膜和在位于较高击穿电压MISFET形成区中的半导体衬底上方形成用于较高击穿电压MISFET的栅绝缘膜的第三绝缘膜。随后形成用于栅电极的膜，然后对膜进行图案化，以形成存储元件、较低击穿电压MISFET和较高击穿电压MISFET的相应栅电极。在形成第一绝缘膜的步骤之后，执行形成第二绝缘膜的步骤。在形成第一绝缘膜的步骤之前，执行形成第三绝缘膜的步骤。

公开(公告)号：CN112820732A

公开(公告)日：2021-05-18

申请号：CN202011270310.7

申请日：2020-11-13

Applicant: 瑞萨电子株式会社

Inventor： 久本大 ,  川嶋祥之 ,  桥本孝司

IPC: H01L27/11565 ,  H01L27/1157 ,  H01L27/11573

Abstract: 本公开涉及一种半导体器件。该半导体器件包括存储器单元，该存储器单元由具有分裂栅极型MONOS结构的FinFET构成，FinFET具有形成在多个鳍中的多个源极区域，并且多个源极区域通过源极线接触件共同连接。此外，FinFET具有形成在多个鳍中的多个漏极区域，多个漏极区域通过位线接触件共同连接，并且该FinFET构成1位的存储器单元。

公开(公告)号：CN109148465A

公开(公告)日：2019-01-04

申请号：CN201810618493.3

申请日：2018-06-15

Applicant: 瑞萨电子株式会社

Inventor： 阿部真一郎 ,  桥本孝司 ,  山越英明 ,  大水祐人

IPC: H01L27/1157

Abstract: 本申请涉及半导体器件和制造半导体器件的方法。在包括非易失性存储器的半导体器件中，未选定位的存储器晶体管的信息在信息写入操作期间被意外擦除。阱区被提供在SOI衬底中限定的块体区的存储器区中。具有LDD区和扩散层的存储器晶体管被提供在所述阱区中。抬升的外延层被提供在所述阱区的所述表面上。所述LDD区从所述阱区的定位在栅电极的侧壁表面正下方的部分提供至所述阱区的定位在所述抬升的外延层正下方的部分。所述扩散层被提供在所述抬升的外延层中。

公开(公告)号：CN104022083A

公开(公告)日：2014-09-03

申请号：CN201310723720.6

申请日：2013-12-25

Applicant: 瑞萨电子株式会社

Inventor： 鳥羽功一 ,  茶木原启 ,  川嶋祥之 ,  齐藤健太郎 ,  桥本孝司

IPC: H01L21/8247 ,  H01L21/318

CPC classification number: H01L29/7847 ,  H01L21/28282 ,  H01L21/28518 ,  H01L21/3105 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823468 ,  H01L27/0922 ,  H01L27/1157 ,  H01L27/11573 ,  H01L29/42324 ,  H01L29/4234 ,  H01L29/66825 ,  H01L29/66833

Abstract: 本公开涉及制造半导体器件的方法。实现了具有非易失性存储器的半导体器件的特性的改进。形成第一MISFET、第二MISFET和存储器单元，并在其上形成由氧化硅膜制成的停止膜。然后，在停止膜上，形成由氮化硅膜制成的应力施加膜，并去除第二MISFET和存储器单元上的应力施加膜。之后，进行热处理以给第一MISFET施加应力。因此，SMT没有给每个元件施加，而是选择性地施加。这可以减少由于形成应力施加膜的氮化硅膜中的H（氢）而导致的第二MISFET的劣化的程度。这还可以减少由于形成应力施加膜的氮化硅膜中的H（氢）而导致的存储器单元的特性的劣化的程度。