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公开(公告)号：CN115865353A
公开(公告)日：2023-03-28
申请号：CN202310153802.5
申请日：2023-02-23
Applicant: 湖北工业大学
Abstract: 本发明公开了基于瞬态效应环形振荡器的强PUF电路及响应生成方法，该强PUF电路包括：第一TERO阵列模块和第二TERO阵列模块；第一选择器和第二选择器，用来从第一TERO阵列模块和第二TERO阵列模块中分别选择一TERO单元产生振荡信号；路径选择器，用来控制两路振荡信号的传输路径；第一计数器和第二计数器，用来对振荡信号计数；比较器，用来比较计数值并产生输出响应；异或模块，用来将比较器的输出响应与暂存的响应待用值进行异或运算，以及采用异或运算值更新响应待用值，并输出最终异或运算值作为最终响应。异或模块可使比较器每次的输出响应都能影响最终响应。本发明可产生海量激励响应，可减少锁定现象，提高安全性。
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公开(公告)号：CN114679277A
公开(公告)日：2022-06-28
申请号：CN202210163141.X
申请日：2022-02-22
Applicant: 湖北工业大学
Abstract: 本发明提供了一种基于SR PUF的可靠性自检和可靠响应去偏方法，其特征在于：包括可靠性标志生成部分和可靠响应去偏部分，所述可靠性标志生成部分包括控制模块、基于PDL的SR Latch PUF模块和可靠性标志产生模块，可靠响应去偏方法分为响应注册阶段和响应恢复阶段，对可靠响应进行去偏处理。本发明方法可以在芯片出厂时或者使用过程进行实时动态自检，准确性高且方式灵活，不需要出厂时改变环境温度进行极限测试，也可以实时检测出老化或其他原因所引起的不可靠响应。
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公开(公告)号：CN119814332A
公开(公告)日：2025-04-11
申请号：CN202510009481.0
申请日：2025-01-03
Applicant: 湖北工业大学
Abstract: 本发明涉及一种基于光敏特性的DIO‑PUF的芯片底部攻击检测电路及方法，包括输入端口C、控制逻辑CTL、感光二极管电路、锁存型灵敏放大器LSSA、寄存器REG和输出端口KEY，该基于光敏特性的DIO‑PUF的芯片底部攻击检测电路及方法，通过检测芯片封装是否被去除，实时判断芯片的工作环境是否安全，从而提供了一种有效的防护手段，通过光敏特性DIO‑PUF技术，可以在芯片底部集成独特的数字秘钥，使得芯片在面对物理干预时能够有效验证其真实性，这种独特的身份标识可以大大增加攻击者的入侵难度，提升芯片的整体安全性，还可以用来检测芯片工作环境是否受到威胁，确保芯片在安全环境中运行，避免因环境变化导致的潜在安全问题。
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公开(公告)号：CN118381607B
公开(公告)日：2024-08-20
申请号：CN202410805760.3
申请日：2024-06-21
Applicant: 湖北工业大学
Abstract: 本发明涉及一种新型静态隐匿的DFF‑PUF复合电路，包括输入端口D、第一锁存器Latch1、第二锁存器Latch2、使能开关SW和输出端口Q，本发明涉及一种新型静态隐匿的DFF‑PUF复合电路，无需辅助数据和不具有明显物理修调特征的失配源自检测电路，筛选高稳定性响应的DFF‑PUF作为密钥单元，针对芯片生产后，其密钥可靠性可能不具备理论分析那么完备，因此在确定具有高稳定性响应的密钥单元后，可采用热载流子注入修调方法人为增加失配源之间的差异，进一步提高密钥单元对环境干扰的鲁棒性或者消除不稳定密钥，在原有主体PUF电路的基础上仅增加了两个MOS管，相较于传统的经过系统算法去增强电路可靠性，极大的降低了硬件开销。
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公开(公告)号：CN118349965A
公开(公告)日：2024-07-16
申请号：CN202410776499.9
申请日：2024-06-17
Applicant: 湖北工业大学
Abstract: 本发明涉及一种基于可靠性置信信息的纠偏方法及装置，属于信息安全技术领域，其中，该基于可靠性置信信息的纠偏方法包括：获取激励信号经过第一自检PUF产生的多个第一PUF响应值，以及多个第一PUF响应值分别对应的可靠性置信信息，进行纠偏注册，得到第一无偏响应序列和辅助数据序列；获取激励信号经过第二自检PUF产生的多个第二PUF响应值，基于辅助数据序列以及多个第一PUF响应值分别对应的可靠性置信信息，对多个第二PUF响应值进行恢复，恢复出第一无偏响应序列。本发明提升了PUF可靠性纠偏算法的准确率，并提升了纠偏算法的可靠性和安全性。
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Patent Agency Ranking
公开(公告)号：CN117478327A
公开(公告)日：2024-01-30
申请号：CN202311812023.8
申请日：2023-12-27
Applicant: 湖北工业大学
Abstract: 本发明涉及数字集成电路设计及安全防伪技术领域，公开了一种基于PUF的冯诺依曼密钥生成器去偏算法，包括两个阶段，分别为密钥注册阶段和密钥恢复阶段;本发明通过PUF生成原始响应X，原始响应X每连续四位视为一个四元组，通过冯诺依曼算法对四元组数据进行对比，根据对比结果及辅助数据相或计算后选择将对应原始数据直接存入或根据不同情况进行异或计算，筛选丢弃原始响应中1111和0000两种极端情况，最终本技术中PUF所生成的响应Y中数据“1”所占的比例几乎为50%，极大的增强了PUF响应的偏置特性，对比于经典冯诺依曼去偏算法的响应利用率的25%，本技术将响应利用率提升到了87%，极大得增加了PUF响应的利用率。
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公开(公告)号：CN118349965B
公开(公告)日：2024-08-30
申请号：CN202410776499.9
申请日：2024-06-17
Applicant: 湖北工业大学
Abstract: 本发明涉及一种基于可靠性置信信息的纠偏方法及装置，属于信息安全技术领域，其中，该基于可靠性置信信息的纠偏方法包括：获取激励信号经过第一自检PUF产生的多个第一PUF响应值，以及多个第一PUF响应值分别对应的可靠性置信信息，进行纠偏注册，得到第一无偏响应序列和辅助数据序列；获取激励信号经过第二自检PUF产生的多个第二PUF响应值，基于辅助数据序列以及多个第一PUF响应值分别对应的可靠性置信信息，对多个第二PUF响应值进行恢复，恢复出第一无偏响应序列。本发明提升了PUF可靠性纠偏算法的准确率，并提升了纠偏算法的可靠性和安全性。
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公开(公告)号：CN117592129A
公开(公告)日：2024-02-23
申请号：CN202410079033.3
申请日：2024-01-19
Applicant: 湖北工业大学
IPC: G06F21/72
Abstract: 本发明涉及数字集成电路设计以及安全防伪技术领域，且公开了基于前馈电路的高可靠抗建模双层APUF电路结构，包括第一仲裁器、第二仲裁器和至少三个基本单元，且第一仲裁器、第二仲裁器设置在任意两个基本单元之间，所述的基本单元包括并联的四个多路选择器，所述的四个多路选择器分别与层间交叉结构连接。本发明通过层间交叉结构提高信号在电路中传输路径的多样性，为可靠性提升模块提供更多信号选择，提升电路可靠性和响应稳定性；第一仲裁器和第二仲裁器分别使不同基本单元的上部半分和下部半分信号实现层间交叉前馈交叉传输，构成抗建模结构，使APUF电路结构的非线性关系提高，抗建模能力提升。
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公开(公告)号：CN117454448A
公开(公告)日：2024-01-26
申请号：CN202311796277.5
申请日：2023-12-25
Applicant: 湖北工业大学
IPC: G06F21/73 , G06F21/72 , H03K3/3562 , H04L9/32
Abstract: 本发明涉及一种静态隐匿的DFF‑PUF复合电路，包括输入端口D、第一锁存器Latch1、第二锁存器Latch2、使能开关SW和输出端口Q，本发明涉及的一种静态隐匿的DFF‑PUF复合电路，相较于采用传统PUF伪装和混淆技术在一定程度上隐瞒PUF电路的物理图像细节，DFF‑PUF复合电路可以完全消除伪装电路的物理层特征，使其在电路和版图上完全兼容数字逻辑电路，实现密钥单元的静态隐匿，从而确保了密钥信息的安全，相较于SRAM‑PUF基于非门之间阈值电压失配生成密钥，本发明使用对工艺误差更为敏感的亚阈值电流作为失配传输源，进而可以获得标准差更大的失配分布，同时还避免了其密钥不能随用随取的缺点，高度复用了DFF中本身的电路结构，以较低成本实现了PUF的功能，未引入过大的硬件开销。
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