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公开(公告)号：CN115630408B
公开(公告)日：2023-03-31
申请号：CN202211645502.0
申请日：2022-12-21
Applicant: 湖北工业大学
Abstract: 本发明提供了一种PCB‑芯片混合指纹的安全提取结构，其特征在于：包括印制电路板和设置在印制电路板内的指纹提取电路，所述印制电路板上方设有芯片，芯片内部设有PUF电路，印制电路板包括底层印制电路板和顶层印制电路板，所述指纹提取电路包括分立电阻和埋入式电容；所述指纹提取电路通过芯片的端口与芯片内部PUF电路进行串接。本发明的安全提取结构通过提取芯片内部和电路板级混合的延时信号，实现了芯片内部的信息密钥安全保护，具有很好的防篡改和防伪造效果。
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公开(公告)号：CN115632799B
公开(公告)日：2023-03-28
申请号：CN202211660152.5
申请日：2022-12-23
Applicant: 湖北工业大学
Abstract: 本发明公开了一种抗建模可配置双模PUF结构及其配置方法，该双模PUF结构包括上路与门和下路与门，若干级联单元，上路计数器，下路计数器，比较器，第一寄存器，第二寄存器，以及控制逻辑单元；若干级联单元顺次连接；各级联单元包括上路反相器、下路反相器、上路多路选择器和下路多路选择器，上路反相器的输出端连接上路多路选择器的第一输入端和下路多路选择器的第二输入端，下路反相器的输出端连接上路多路选择器的第二输入端和下路多路选择器的第一输入端；控制逻辑单元产生二进制激励信号并按位分别输入各级联单元，控制信号路径。本发明可提高电路硬件资源利用率，提高抗建模攻击能力，增强PUF结构的安全性。
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公开(公告)号：CN114679277A
公开(公告)日：2022-06-28
申请号：CN202210163141.X
申请日：2022-02-22
Applicant: 湖北工业大学
Abstract: 本发明提供了一种基于SR PUF的可靠性自检和可靠响应去偏方法，其特征在于：包括可靠性标志生成部分和可靠响应去偏部分，所述可靠性标志生成部分包括控制模块、基于PDL的SR Latch PUF模块和可靠性标志产生模块，可靠响应去偏方法分为响应注册阶段和响应恢复阶段，对可靠响应进行去偏处理。本发明方法可以在芯片出厂时或者使用过程进行实时动态自检，准确性高且方式灵活，不需要出厂时改变环境温度进行极限测试，也可以实时检测出老化或其他原因所引起的不可靠响应。
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公开(公告)号：CN117592129A
公开(公告)日：2024-02-23
申请号：CN202410079033.3
申请日：2024-01-19
Applicant: 湖北工业大学
IPC: G06F21/72
Abstract: 本发明涉及数字集成电路设计以及安全防伪技术领域，且公开了基于前馈电路的高可靠抗建模双层APUF电路结构，包括第一仲裁器、第二仲裁器和至少三个基本单元，且第一仲裁器、第二仲裁器设置在任意两个基本单元之间，所述的基本单元包括并联的四个多路选择器，所述的四个多路选择器分别与层间交叉结构连接。本发明通过层间交叉结构提高信号在电路中传输路径的多样性，为可靠性提升模块提供更多信号选择，提升电路可靠性和响应稳定性；第一仲裁器和第二仲裁器分别使不同基本单元的上部半分和下部半分信号实现层间交叉前馈交叉传输，构成抗建模结构，使APUF电路结构的非线性关系提高，抗建模能力提升。
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公开(公告)号：CN114679277B
公开(公告)日：2023-05-09
申请号：CN202210163141.X
申请日：2022-02-22
Applicant: 湖北工业大学
Abstract: 本发明提供了一种基于SR PUF的可靠性自检和可靠响应去偏方法，其特征在于：包括可靠性标志生成部分和可靠响应去偏部分，所述可靠性标志生成部分包括控制模块、基于PDL的SR Latch PUF模块和可靠性标志产生模块，可靠响应去偏方法分为响应注册阶段和响应恢复阶段，对可靠响应进行去偏处理。本发明方法可以在芯片出厂时或者使用过程进行实时动态自检，准确性高且方式灵活，不需要出厂时改变环境温度进行极限测试，也可以实时检测出老化或其他原因所引起的不可靠响应。
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Patent Agency Ranking
公开(公告)号：CN115630408A
公开(公告)日：2023-01-20
申请号：CN202211645502.0
申请日：2022-12-21
Applicant: 湖北工业大学
Abstract: 本发明提供了一种PCB‑芯片混合指纹的安全提取结构，其特征在于：包括印制电路板和设置在印制电路板内的指纹提取电路，所述印制电路板上方设有芯片，芯片内部设有PUF电路，印制电路板包括底层印制电路板和顶层印制电路板，所述指纹提取电路包括分立电阻和埋入式电容；所述指纹提取电路通过芯片的端口与芯片内部PUF电路进行串接。本发明的安全提取结构通过提取芯片内部和电路板级混合的延时信号，实现了芯片内部的信息密钥安全保护，具有很好的防篡改和防伪造效果。
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公开(公告)号：CN117592129B
公开(公告)日：2024-04-16
申请号：CN202410079033.3
申请日：2024-01-19
Applicant: 湖北工业大学
IPC: G06F21/72
Abstract: 本发明涉及数字集成电路设计以及安全防伪技术领域，且公开了基于前馈电路的高可靠抗建模双层APUF电路结构，包括第一仲裁器、第二仲裁器和至少三个基本单元，且第一仲裁器、第二仲裁器设置在任意两个基本单元之间，所述的基本单元包括并联的四个多路选择器，所述的四个多路选择器分别与层间交叉结构连接。本发明通过层间交叉结构提高信号在电路中传输路径的多样性，为可靠性提升模块提供更多信号选择，提升电路可靠性和响应稳定性；第一仲裁器和第二仲裁器分别使不同基本单元的上部半分和下部半分信号实现层间交叉前馈交叉传输，构成抗建模结构，使APUF电路结构的非线性关系提高，抗建模能力提升。
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公开(公告)号：CN116208145B
公开(公告)日：2023-08-04
申请号：CN202310470048.8
申请日：2023-04-27
Applicant: 湖北工业大学
IPC: H03K19/20 , H03K19/173 , H03K19/21 , H03K19/003 , H04L9/32 , G06F21/76
Abstract: 本发明公开了基于FPGA的低开销三态PUF电路及配置方法，包括：第一输入端相连的两或门，PUF单元和信号处理单元；PUF单元包括若干级联单元顺次连接构成的总链路，级联单元包括异或门子单元和多路选择器子单元；异或门子单元用来根据第一输入端接收的第一激励信号配置为反相器或延迟线，以及用来根据第二输入端接收的2比特第二激励信号配置两路信号的延迟路径；多路选择器子单元用来根据接收的第三激励信号选择两路信号的传输路径；PUF单元用来根据激励信号切换工作模式；信号处理单元用来在当前工作模式下根据PUF单元的输出获取响应。本发明可增强抗建模攻击能力和激励响应空间，可提高可配置性，可降低资源开销。
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公开(公告)号：CN116208145A
公开(公告)日：2023-06-02
申请号：CN202310470048.8
申请日：2023-04-27
Applicant: 湖北工业大学
IPC: H03K19/20 , H03K19/173 , H03K19/21 , H03K19/003 , H04L9/32 , G06F21/76
Abstract: 本发明公开了基于FPGA的低开销三态PUF电路及配置方法，包括：第一输入端相连的两或门，PUF单元和信号处理单元；PUF单元包括若干级联单元顺次连接构成的总链路，级联单元包括异或门子单元和多路选择器子单元；异或门子单元用来根据第一输入端接收的第一激励信号配置为反相器或延迟线，以及用来根据第二输入端接收的2比特第二激励信号配置两路信号的延迟路径；多路选择器子单元用来根据接收的第三激励信号选择两路信号的传输路径；PUF单元用来根据激励信号切换工作模式；信号处理单元用来在当前工作模式下根据PUF单元的输出获取响应。本发明可增强抗建模攻击能力和激励响应空间，可提高可配置性，可降低资源开销。
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公开(公告)号：CN115632799A
公开(公告)日：2023-01-20
申请号：CN202211660152.5
申请日：2022-12-23
Applicant: 湖北工业大学
Abstract: 本发明公开了一种抗建模可配置双模PUF结构及其配置方法，该双模PUF结构包括上路与门和下路与门，若干级联单元，上路计数器，下路计数器，比较器，第一寄存器，第二寄存器，以及控制逻辑单元；若干级联单元顺次连接；各级联单元包括上路反相器、下路反相器、上路多路选择器和下路多路选择器，上路反相器的输出端连接上路多路选择器的第一输入端和下路多路选择器的第二输入端，下路反相器的输出端连接上路多路选择器的第二输入端和下路多路选择器的第一输入端；控制逻辑单元产生二进制激励信号并按位分别输入各级联单元，控制信号路径。本发明可提高电路硬件资源利用率，提高抗建模攻击能力，增强PUF结构的安全性。
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