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公开(公告)号：CN113614883A
公开(公告)日：2021-11-05
申请号：CN202080023863.4
申请日：2020-03-26
Applicant: 株式会社电装
IPC: H01L21/28 , H01L29/06 , H01L29/417 , H01L29/78 , H01L29/12 , H01L21/336
Abstract: 设单元部(1)中的在漂移层(12)与基体区域(13)的层叠方向上与保护膜(60)重叠的区域为第1单元部(1a)，设与第1单元部(1a)不同的区域为第2单元部(1b)，在第1单元部(1a)及第2单元部(1b)形成有栅极构造。并且，第1电极(20)中，设位于第1单元部(1a)的部位为第1部位(20a)，设位于第2单元部(1b)的部位为第2部位(20b)，设从半导体基板(10)的一面(100a)到第1电极(20)中的与一面(100a)相反侧的表面之间的长度为膜厚，第1部位(20a)具有膜厚比第2部位(20b)厚的部分。
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公开(公告)号：CN109075196B
公开(公告)日：2021-09-03
申请号：CN201680082465.3
申请日：2016-12-26
IPC: H01L29/78 , H01L29/739 , H01L29/06
Abstract: 提供了一种沟槽栅半导体开关元件。该元件的半导体衬底包括：第二导电类型的底部区，其在沟槽的底表面处与栅极绝缘层接触；以及第一导电类型的第二半导体区，其从与体区的下表面接触的位置延伸到与底部区的下表面接触的位置，并且在体区的下侧与栅极绝缘层接触。底部区包括：低浓度区，其在底表面之中的位于沟槽在纵向上的端部处的第一范围中与栅极绝缘层接触；以及高浓度区，其在底表面之中的与第一范围相邻的第二范围中与栅极绝缘层接触。
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公开(公告)号：CN106165103A
公开(公告)日：2016-11-23
申请号：CN201580018706.3
申请日：2015-02-10
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12
CPC classification number: H01L29/7811 , H01L21/761 , H01L29/06 , H01L29/0619 , H01L29/0623 , H01L29/0649 , H01L29/0661 , H01L29/0696 , H01L29/1095 , H01L29/12 , H01L29/408 , H01L29/4236 , H01L29/66734 , H01L29/7397 , H01L29/7813
Abstract: 提供一种能实现更高耐压的半导体器件及其制造方法。所提供的半导体器件具有：p型的第四区，其与栅极沟槽的下端相接；终端沟槽，其在第二区的外侧形成于半导体基板的表面；p型的下端p型区，其与终端沟槽的下端相接；p型的侧面p型区，其与终端沟槽的外周侧的侧面相接，且与下端p型区相连，并在半导体基板的表面露出；p型的多个保护环区，其形成于比侧面p型区靠外周侧处，且在表面露出。
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公开(公告)号：CN105580139A
公开(公告)日：2016-05-11
申请号：CN201480052481.9
申请日：2014-09-22
IPC: H01L29/06 , H01L29/78 , H01L29/739
CPC classification number: H01L29/0634 , H01L29/0623 , H01L29/0661 , H01L29/1095 , H01L29/4236 , H01L29/42368 , H01L29/7397 , H01L29/7811 , H01L29/7813
Abstract: 一种半导体装置(10)，包括半导体基板(11)。该半导体基板的元件区域(12)包括具有第一导电类型的第一体区域(36a)，具有第二导电类型的第一漂移区(32a)，以及多个第一浮动区域(34)，各所述第一浮动区域具有所述第一导电类型。终端区域包括具有所述第二导电类型的第二漂移区(32b)，以及多个第二浮动区域(37)，各所述第二浮动区域具有所述第一导电类型。各所述第二浮动区域被所述第二漂移区所围绕。当第一漂移区的中心的深度被看作参考深度时，至少一个第二浮动区域被配置成比每个第一浮动区域更接近于所述参考深度。
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公开(公告)号：CN119815881A
公开(公告)日：2025-04-11
申请号：CN202411368061.3
申请日：2024-09-29
Abstract: 一种半导体装置及其制造方法。半导体装置具备半导体基板。半导体基板具备p型的第一半导体层、配置于第一半导体层的下侧的漂移层、以及配置于漂移层的下侧的n型的第二半导体层。漂移层具有第一导电型的第一半导体区域、以及在第一半导体区域中分散配置的多个第二导电型的第二半导体区域和多个第二导电型的第三半导体区域。第二半导体区域具有在沿着半导体基板的上表面的第一方向上较长的形状，第三半导体区域具有在沿着半导体基板的上表面并且与第一方向正交的第二方向上较长的形状。第二半导体区域和第三半导体区域沿着第一方向隔开间隔地交替配置，并且沿着第二方向隔开间隔地交替配置。
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Patent Agency Ranking
公开(公告)号：CN111463277B
公开(公告)日：2023-12-19
申请号：CN202010050572.6
申请日：2020-01-17
Applicant: 株式会社电装
IPC: H01L29/78 , H01L29/423
Abstract: 一种半导体器件包括倒置型半导体元件，该倒置型半导体元件包括：半导体衬底(1)；形成于半导体衬底上的第一导电类型层(2)；形成于第一导电类型层上并包括线性形状部分的电场阻挡层(4)；形成于第一导电类型层上并具有线性形状部分的JFET(3)部分；形成于电场阻挡层和JFET部分上的电流分散层(5)；形成于电场阻挡层和JFET部分上的深层(7)；形成于电流分散层和深层上的基区(6)；形成于基区上的源区(8)；包括栅极沟槽(11)、栅极绝缘膜(12)和栅电极缘(14)；源电极(15)；以及形成于半导体衬底的背表面侧上的漏电极(16)。(13)并布置成条形形状的沟槽栅极结构；层间绝
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公开(公告)号：CN113614883B
公开(公告)日：2023-08-04
申请号：CN202080023863.4
申请日：2020-03-26
Applicant: 株式会社电装
IPC: H01L21/28 , H01L29/06 , H01L29/417 , H01L29/78 , H01L29/12 , H01L21/336
Abstract: 设单元部(1)中的在漂移层(12)与基体区域(13)的层叠方向上与保护膜(60)重叠的区域为第1单元部(1a)，设与第1单元部(1a)不同的区域为第2单元部(1b)，在第1单元部(1a)及第2单元部(1b)形成有栅极构造。并且，第1电极(20)中，设位于第1单元部(1a)的部位为第1部位(20a)，设位于第2单元部(1b)的部位为第2部位(20b)，设从半导体基板(10)的一面(100a)到第1电极(20)中的与一面(100a)相反侧的表面之间的长度为膜厚，第1部位(20a)具有膜厚比第2部位(20b)厚的部分。
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公开(公告)号：CN116110934A
公开(公告)日：2023-05-12
申请号：CN202211382957.8
申请日：2022-11-07
IPC: H01L29/06 , H01L29/10 , H01L29/16 , H01L29/423 , H01L29/78 , H01L21/336
Abstract: 在半导体器件中，在漂移层(19)中设置在沟道栅极结构的沟道(25)下方并与沟道分离的第一深层(15)在沿深度方向的杂质浓度浓度曲线中具有高浓度区(15a)和低浓度区(15b)。高浓度区具有杂质浓度最大的高浓度峰，并且包括在断开状态下不耗尽的区域。低浓度区(15b)比高浓度区更靠近高浓度层(11)设置，具有杂质浓度变化梯度小于预定值的区域，并且在断开状态下耗尽。在第一深层中最靠近基底层的第一位置(P1)和高浓度峰的第二位置(P2)之间的第一长度(L1)小于第二位置和在低浓度区中最靠近基底层的第三位置(P3)之间的第二长度(L2)。
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公开(公告)号：CN115088080A
公开(公告)日：2022-09-20
申请号：CN201980102660.1
申请日：2019-12-03
Applicant: 株式会社电装
Abstract: 一种半导体装置，外周区域具有p型的多个表面耐压区域和配置在比上述多个表面耐压区域靠下侧的p型的多个深部耐压区域。将内周侧表面耐压区域与外周侧表面耐压区域之间的间隔的宽度设为Ws(m)，将上述内周侧表面耐压区域与上述外周侧表面耐压区域之间的表面间隔区域的n型杂质浓度设为Ns(m－3)，将位于上述表面耐压区域与上述深部耐压区域之间的深度范围内的漂移区域的n型杂质浓度设为Nv(m－3)，将上述内周侧表面耐压区域与特定深部耐压区域之间的间隔的宽度设为W v1(m)，将上述外周侧表面耐压区域与特定深部耐压区域之间的间隔的宽度设为Wv2(m)时，满足Nv(Wv1+Wv2)2＜Ns·Ws2的关系。
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公开(公告)号：CN109075197B
公开(公告)日：2021-09-03
申请号：CN201680082528.5
申请日：2016-12-26
IPC: H01L29/78 , H01L29/739 , H01L29/06
Abstract: 提供了一种沟槽栅半导体开关元件。所述元件的半导体衬底包括：第二导电类型底部区，其与所述沟槽的底表面处的所述栅极绝缘层接触；以及第一导电类型第二半导体区，其从与所述体区的下表面接触的位置延伸到与所述底部区的下表面接触的位置。所述底部区包括：第一底部区，其与位于所述沟槽的纵向上的端部处的所述底表面的第一范围中的所述栅极绝缘层接触，并且从所述底表面延伸到第一位置；以及第二底部区，其与在邻近所述第一范围的第二范围中的所述栅极绝缘层接触，并且从所述底表面延伸到比所述第一位置更低的第二位置。
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