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公开(公告)号：CN111554743B
公开(公告)日：2023-09-15
申请号：CN201910728940.5
申请日：2019-08-08
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 西口俊史
IPC: H01L29/78 , H01L29/423 , H01L29/417 , H01L29/40
Abstract: 实施方式的半导体装置具备：半导体部；第1电极，设置在上述半导体部的背面上；第2电极，设置在上述半导体部的正面侧；第3电极，设置在上述半导体部的正面侧；以及控制电极，配置在设于上述半导体部的正面侧的沟槽的内部，与上述第3电极电连接。上述控制电极配置在上述半导体部与上述第2电极之间，与上述半导体部及上述第2电极电绝缘。上述控制电极包括在沿着上述半导体部的上述正面的第1方向上延伸的第1部分、和在与上述第1方向交叉的第2方向上延伸的第2部分，在上述沟槽内不分岔而连续地延伸。
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公开(公告)号：CN115117171A
公开(公告)日：2022-09-27
申请号：CN202110901147.8
申请日：2021-08-06
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 西口俊史
IPC: H01L29/78 , H01L29/40 , H01L29/423
Abstract: 实施方式提供一种能够降低寄生电容的半导体装置。实施方式的半导体装置具备第一～第三电极、第一～第三半导体区域、栅极电极、及第一、第二绝缘部。第一半导体区域设于第一电极上。第二半导体区域设于第一半导体区域上。第三半导体区域设于第二半导体区域上。第二电极与第三半导体区域电连接。第三电极与第一、第二半导体区域并排。栅极电极设于第三电极与第二半导体区域之间。第一绝缘部设于第三电极与第一半导体区域之间。第一绝缘部包括第一、第二绝缘区域和空隙区域。第一绝缘区域与第三电极对置。第二绝缘区域与第一半导体区域对置。空隙区域位于第一绝缘区域与第二绝缘区域之间。第二绝缘部设于栅极电极与第二半导体区域之间。
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公开(公告)号：CN114203815A
公开(公告)日：2022-03-18
申请号：CN202110176290.5
申请日：2021-02-07
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/10 , H01L29/06 , H01L21/336
Abstract: 实施方式提供能够减少导通电阻的半导体装置及其制造方法。实施方式的半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、绝缘部、导电部、栅极电极、以及第二电极。绝缘部在与从第一电极朝向第一半导体区域的第一方向垂直的第二方向上与第一半导体区域的一部分、第二半导体区域以及第三半导体区域并排。绝缘部包含沿第一方向交替地设置的多个第一绝缘部分以及多个第二绝缘部分。各个第一绝缘部分的第二方向上的外径比各个第二绝缘部分的第二方向上的外径长。导电部设于绝缘部中，在第二方向上与第一半导体区域并排。栅极电极设于绝缘部中，在第二方向上与第二半导体区域并排。
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公开(公告)号：CN113053994A
公开(公告)日：2021-06-29
申请号：CN202010798546.1
申请日：2020-08-11
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/06 , H01L29/40 , H01L29/78 , H01L21/336
Abstract: 实施方式涉及半导体装置及其制造方法。半导体装置具备：半导体部、设置于半导体部的背面上的第一电极、设置于半导体部的表面上的第二电极、以及控制电极，在半导体部与第二电极之间配置于设置于半导体部的沟槽的内部，通过第一绝缘膜与半导体部电绝缘，通过第二绝缘膜与第二电极电绝缘。控制电极包括设置于从第一绝缘膜以及第二绝缘膜分离的位置的第三绝缘膜。半导体部包括第一导电型的第一半导体层、第二导电型的第二半导体层、以及第一导电型的第三半导体层。第一层在第一电极与第二电极之间延伸。第二层设置于第一层与第二电极之间。第三层选择性地设置于第二层与第二电极之间。
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公开(公告)号：CN111697064A
公开(公告)日：2020-09-22
申请号：CN201910633454.5
申请日：2019-07-08
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/40 , H01L29/423 , H01L29/78 , H01L21/336
Abstract: 实施方式使半导体装置的特性提高。实施方式的半导体装置具备：第1导电型的第1半导体层；第1导电型的第2半导体层，设置在第1半导体层之上；第2导电型的第3半导体层，设置在第2半导体层之上；第1导电型的第4半导体层，设置在第3半导体层之上；场板电极，在设置于第2半导体层、第3半导体层及第4半导体层中的沟槽内隔着第1绝缘膜设置；第1电极，隔着第3绝缘膜与第3半导体层对置而设置在沟槽内；第2绝缘膜，在沟槽内以被第1电极夹着的方式设置，被第1电极的下端夹着的第1部分的宽度大于被第1电极的中央夹着的第2部分的宽度。
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Patent Agency Ranking
公开(公告)号：CN111613675A
公开(公告)日：2020-09-01
申请号：CN201910739050.4
申请日：2019-08-12
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式的半导体装置具有第1电极、第1导电型的第1半导体区域、第2导电型的多个第2半导体区域、第1导电型的多个第3半导体区域、第1导电部、栅极电极及第2电极。多个第2半导体区域设置于第1半导体区域的上方。多个第3半导体区域分别选择性地设置于多个第2半导体区域的上方。第1电极隔着第1绝缘部而设置于第1半导体区域中。栅极电极设置于第1导电部及第1绝缘部的上方，并与第1导电部分离。栅极电极具有第1电极部分及第2电极部分。第2电极部分在第1方向上位于第1电极部分与多个第3半导体区域中的另一个第3半导体区域之间。在第1电极部分与第2电极部分之间设置有包含空隙的第2绝缘部。
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公开(公告)号：CN110137255A
公开(公告)日：2019-08-16
申请号：CN201810756069.5
申请日：2018-07-11
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 西口俊史
IPC: H01L29/78 , H01L29/417 , H01L29/08 , H01L21/336 , H01L29/739
Abstract: 根据一个实施方式，半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、栅极电极以及导电部。第2半导体区域设置在第1半导体区域之上。第3半导体区域设置在第2半导体区域之上。栅极电极在与从第2半导体区域朝向第3半导体区域的第1方向垂直的第2方向上，隔着栅极绝缘层而与第1半导体区域的一部分、第2半导体区域以及第3半导体区域对置。导电部具有第1部分以及第2部分。第1部分在第2方向上与第2半导体区域的一部分并排。第2部分在第2方向上与第3半导体区域的至少一部分并排。第1部分的第2方向上的长度比第2部分的第2方向上的长度长。导电部与第2半导体区域及第3半导体区域电连接。
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公开(公告)号：CN119677132A
公开(公告)日：2025-03-21
申请号：CN202311719488.9
申请日：2023-12-14
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 本发明的实施方式涉及一种半导体装置及其制造方法。实施方式的半导体装置具备：第一电极、设于所述第一电极之上的第一导电型的第一半导体区域、设于所述第一半导体区域之上的第二导电型的第二半导体区域、设于所述第二半导体区域之上的第一导电型的第三半导体区域、隔着栅极绝缘膜设于所述第二半导体区域内的栅极电极、具有第一部分以及第二部分的接触部、以及电连接于所述接触部的第二电极。所述第一部分与所述第三半导体区域以及所述第二半导体区域的一部分并列，所述第二部分设于所述第一部分的下端，并具有比所述第三半导体区域的上端处的所述第一部分的宽度大的宽度。
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公开(公告)号：CN113053994B
公开(公告)日：2025-03-11
申请号：CN202010798546.1
申请日：2020-08-11
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式涉及半导体装置及其制造方法。半导体装置具备：半导体部、设置于半导体部的背面上的第一电极、设置于半导体部的表面上的第二电极、以及控制电极，在半导体部与第二电极之间配置于设置于半导体部的沟槽的内部，通过第一绝缘膜与半导体部电绝缘，通过第二绝缘膜与第二电极电绝缘。控制电极包括设置于从第一绝缘膜以及第二绝缘膜分离的位置的第三绝缘膜。半导体部包括第一导电型的第一半导体层、第二导电型的第二半导体层、以及第一导电型的第三半导体层。第一层在第一电极与第二电极之间延伸。第二层设置于第一层与第二电极之间。第三层选择性地设置于第二层与第二电极之间。
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公开(公告)号：CN114203815B
公开(公告)日：2025-02-07
申请号：CN202110176290.5
申请日：2021-02-07
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式提供能够减少导通电阻的半导体装置及其制造方法。实施方式的半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、绝缘部、导电部、栅极电极、以及第二电极。绝缘部在与从第一电极朝向第一半导体区域的第一方向垂直的第二方向上与第一半导体区域的一部分、第二半导体区域以及第三半导体区域并排。绝缘部包含沿第一方向交替地设置的多个第一绝缘部分以及多个第二绝缘部分。各个第一绝缘部分的第二方向上的外径比各个第二绝缘部分的第二方向上的外径长。导电部设于绝缘部中，在第二方向上与第一半导体区域并排。栅极电极设于绝缘部中，在第二方向上与第二半导体区域并排。
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