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公开(公告)号：CN105448336A
公开(公告)日：2016-03-30
申请号：CN201510101093.1
申请日：2015-03-06
Applicant: 株式会社东芝
Abstract: 实施方式的半导体存储装置具有第1存储单元、与所述第1存储单元相邻的第2存储单元、与所述第1存储单元结合的第1字线、及与所述第2存储单元结合的第2字线。在从所述第1存储单元读出数据时，对所述第1字线施加第1电压、及与所述第1电压不同的第2电压。在对所述第1字线施加所述第1电压的期间，施加于所述第2字线的电压变动第1次数，在对所述第1字线施加所述第2电压的期间，施加于所述第2字线的电压变动与所述第1次数不同的第2次数。
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公开(公告)号：CN104934065A
公开(公告)日：2015-09-23
申请号：CN201410490067.8
申请日：2014-09-23
Applicant: 株式会社东芝
Inventor： 细野浩司
IPC: G11C16/24
CPC classification number: G11C16/10 , G11C16/0483
Abstract: 本发明提供一种使动作可靠性提高的非易失性半导体存储装置。实施方式的该装置包括：存储单元阵列、电压产生电路以及控制电路；其中若至少第1数量个存储单元在选择存储单元和半导体基板之间，电压产生电路供应写入电压到选择存储单元，供应低于写入电压的第1电压到与选择存储单元相邻的非选择存储单元，且供应低于第1电压的第2电压到与选择存储单元隔开一个非选择存储单元的非选择存储单元；若少于第2数量个存储单元在选择存储单元和半导体基板之间，电压产生电路供应写入电压到选择存储单元且供应第1电压到与选择存储单元相邻的非选择存储单元，但不供应第2电压到与选择存储单元隔开一个非选择存储单元的非选择存储单元。
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公开(公告)号：CN102063930B
公开(公告)日：2014-07-23
申请号：CN201010543237.6
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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公开(公告)号：CN103811063A
公开(公告)日：2014-05-21
申请号：CN201310345442.5
申请日：2013-08-09
Applicant: 株式会社东芝
IPC: G11C16/08
CPC classification number: G11C16/08 , G11C5/147 , G11C7/00 , G11C8/08 , G11C11/4074 , G11C16/0483 , G11C16/24 , G11C16/30 , G11C16/3427 , G11C2029/1202 , G11C2213/71 , H01L27/11582
Abstract: 本发明提供一种抑制写入干扰的非易失性半导体存储装置，其包括：存储单元阵列（11），其包含由第1存储单元（MC2）、第2存储单元（MC3）和第1晶体管（BG）构成的存储串；电压发生电路（18），其生成第1电压（VPGM）、第2电压（VM1）和控制电压（电压VGB1、2、3等）；以及控制部，其进行控制，以使得在对上述第2存储单元或者上述第3存储单元的上述控制栅极施加上述第1电压的情况下，对上述第1晶体管的上述栅极施加第1控制电压（VBG2），并且在对上述第1存储单元或者上述第4存储单元的上述控制栅极施加上述第1电压的情况下，施加第2控制电压（VBG1）。
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公开(公告)号：CN101727979B
公开(公告)日：2012-12-12
申请号：CN200910179225.7
申请日：2009-10-10
Applicant: 株式会社东芝
CPC classification number: G11C13/0064 , G11C13/0004 , G11C13/0011 , G11C13/0069 , G11C2013/0078 , G11C2213/71 , G11C2213/72
Abstract: 本发明涉及半导体存储装置。半导体存储装置具备：存储单元阵列，其通过存储单元被配置于多条第1布线及多条第2布线的交叉部分处而成，该存储单元通过串联连接整流元件与可变电阻元件而构成；控制电路，其以在选择存储单元上施加第1电位差的方式，在选择的第1布线上施加第1电压并且在选择的第2布线上施加第2电压，该选择存储单元配置于选择的第1布线及选择的第2布线的交叉部分处。控制电路具备：信号输出电路，其基于经由选择的第1布线及选择的第2布线流过选择存储单元的第1电流和参考电流，输出第1信号；电流保持电路，其在预定的期间，保持流过第1布线或与第1布线电连接的布线的第2电流。信号输出电路，基于由电流保持电路保持的第2电流，确定第1电流。控制电路，基于第1信号，停止第1电压向第1布线的施加。
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Patent Agency Ranking
公开(公告)号：CN102136294A
公开(公告)日：2011-07-27
申请号：CN201010543252.0
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体存储装置，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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公开(公告)号：CN1316614C
公开(公告)日：2007-05-16
申请号：CN03154829.6
申请日：2003-08-20
Applicant: 株式会社东芝
Abstract: 将位线以最小宽度、最小间隔配置在芯片内，给位线间加上最大第1电位差。当给位线间加上第1电位差时，最小间隔是不发生因绝缘破坏而引起布线短路的值。该值也可以是设计规则或光刻工艺所确定的最小加工尺寸。在屏蔽电源线与位线之间施加大于第1电位差的第2电位差，但是在位线以最小间隔排列的区域，屏蔽电源线在布线宽度方向不与位线邻接。
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公开(公告)号：CN1485910A
公开(公告)日：2004-03-31
申请号：CN03154829.6
申请日：2003-08-20
Applicant: 株式会社东芝
Abstract: 将位线以最小宽度、最小间隔配置在芯片内，给位线间加上最大第1电位差。当给位线间加上第1电位差时，最小间隔是不发生因绝缘破坏而引起布线短路的值。该值也可以是设计规则或光刻工艺所确定的最小加工尺寸。在屏蔽电源线与位线之间施加大于第1电位差的第2电位差，但是在位线以最小间隔排列的区域，屏蔽电源线在布线宽度方向不与位线邻接。
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公开(公告)号：CN1428866A
公开(公告)日：2003-07-09
申请号：CN02157191.0
申请日：2002-12-19
Applicant: 株式会社东芝
IPC: H01L27/10 , H01L27/115 , G11C11/34 , G11C16/00 , G11C14/00
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第一动作及第二动作，在第一动作和第二动作连续进行时，具有在第一和第二动作结束后把第一动作和第二动作这两者的成功/失败结果输出的动作。
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公开(公告)号：CN1396602A
公开(公告)日：2003-02-12
申请号：CN02127199.2
申请日：2002-07-05
Applicant: 株式会社东芝
IPC: G11C16/06 , H01L27/115
CPC classification number: G11C16/3459 , G11C16/0483 , G11C16/08 , G11C16/3454
Abstract: 提供一种非易失性半导体存储装置，其中，设置多个存储单元阵列，这些存储单元阵列分别具有多个存储单元，这些多个存储单元连接于多个字线；对应上述多个存储单元设置多个字线驱动电路和多个位线控制电路；多个字线驱动电路的每一个选择驱动对应的存储单元阵列的多个字线；多个位线控制电路的每一个检验读出预先写入对应的存储单元阵列的多个存储单元中的数据，根据该检验读出结果控制对应的字线驱动电路的字线的选择驱动动作。
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