公开(公告)号：CN1289148A

公开(公告)日：2001-03-28

申请号：CN00131690.7

申请日：2000-08-31

Applicant: 株式会社东芝

Inventor： 清水和裕 ,  竹内祐司

IPC: H01L27/115 ,  H01L27/10 ,  H01L21/8239

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: 减小层叠栅极的电容耦合偏差的非易失性半导体器件,具有存储单元阵列,具有第一和第二栅极,第一栅极图形从元件形成区域上部分重合到元件分离绝缘膜上,与第一栅极相邻在元件分离绝缘膜上配置保护绝缘膜。减小了元件分离绝缘膜的埋入高宽比和元件分离宽度,加工控制性和数据重写优良,成本低密度高,电荷蓄积层至少由两层导电层组成,下层端面位置与元件分离区域的端部相一致,上层与下层相同宽度或更宽。

公开(公告)号：CN1310333C

公开(公告)日：2007-04-11

申请号：CN200410060093.3

申请日：2000-08-31

Applicant: 株式会社东芝

Inventor： 清水和裕 ,  竹内祐司

IPC: H01L27/115 ,  H01L27/10 ,  H01L21/8247 ,  H01L21/8239

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: 减小层叠栅极的电容耦合偏差的非易失性半导体器件，具有存储单元阵列，具有第一和第二栅极，第一栅极图形从元件形成区域上部分重合到元件分离绝缘膜上，与第一栅极相邻在元件分离绝缘膜上配置保护绝缘膜。减小了元件分离绝缘膜的埋入高宽比和元件分离宽度，加工控制性和数据重写优良，成本低密度高，电荷蓄积层至少由两层导电层组成，下层端面位置与元件分离区域的端部相一致，上层与下层相同宽度或更宽。

公开(公告)号：CN1310332C

公开(公告)日：2007-04-11

申请号：CN200410031257.X

申请日：2000-08-31

Applicant: 株式会社东芝

Inventor： 清水和裕 ,  竹内祐司

IPC: H01L27/115 ,  H01L27/10

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: 减小层叠栅极的电容耦合偏差的非易失性半导体器件，具有存储单元阵列，具有第一和第二栅极，第一栅极图形从元件形成区域上部分重合到元件分离绝缘膜上，与第一栅极相邻在元件分离绝缘膜上配置保护绝缘膜。减小了元件分离绝缘膜的埋入高宽比和元件分离宽度，加工控制性和数据重写优良，成本低密度高，电荷蓄积层至少由两层导电层组成，下层端面位置与元件分离区域的端部相一致，上层与下层相同宽度或更宽。

公开(公告)号：CN1855394A

公开(公告)日：2006-11-01

申请号：CN200610067451.2

申请日：2004-05-21

Applicant: 株式会社东芝

Inventor： 小泽良夫 ,  斋田繁彦 ,  竹内祐司 ,  斋藤雅伸

IPC: H01L21/336 ,  H01L21/28 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/42324 ,  H01L29/66825

Abstract: 本发明实现可减少隧道绝缘膜中的电荷陷阱发生量或漏电流发生量的非易失性存储单元。非易失性存储单元具备有：包括越靠近元件隔离绝缘膜3膜厚越变厚部分的隧道绝缘膜4，设于隧道绝缘膜4之上的浮栅电极5、6，设于浮栅电极5、6上方的控制栅电极7，以及设于控制栅电极7与浮栅电极5、6之间的电极间绝缘膜8。

公开(公告)号：CN1591880A

公开(公告)日：2005-03-09

申请号：CN200410060093.3

申请日：2000-08-31

Applicant: 株式会社东芝

Inventor： 清水和裕 ,  竹内祐司

IPC: H01L27/115 ,  H01L27/10 ,  H01L21/8247 ,  H01L21/8239

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: 减小层叠栅极的电容耦合偏差的非易失性半导体器件，具有存储单元阵列，具有第一和第二栅极，第一棚极图形从元件形成区域上部分重合到元件分离绝缘膜上，与第一栅极相邻在元件分离绝缘膜上配置保护绝缘膜。减小了元件分离绝缘膜的埋入高宽比和元件分离宽度，加工控制性和数据重写优良，成本低密度高，电荷蓄积层至少由两层导电层组成，下层端面位置与元件分离区域的端部相一致，上层与下层相同宽度或更宽。

公开(公告)号：CN1574362A

公开(公告)日：2005-02-02

申请号：CN200410042441.4

申请日：2004-05-21

Applicant: 株式会社东芝

Inventor： 小泽良夫 ,  斋田繁彦 ,  竹内祐司 ,  斋藤雅伸

IPC: H01L27/105 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  H01L21/8239 ,  H01L21/8247 ,  H01L21/76 ,  H01L21/00

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/42324 ,  H01L29/66825

Abstract: 本发明实现可减少隧道绝缘膜中的电荷陷阱发生量或漏电流发生量的非易失性存储单元。非易失性存储单元具备有：包括越靠近元件隔离绝缘膜3膜厚越变厚部分的隧道绝缘膜4，设于隧道绝缘膜4之上的浮栅电极5、6，设于浮栅电极5、6上方的控制栅电极7，以及设于控制栅电极7与浮栅电极5、6之间的电极间绝缘膜8。

公开(公告)号：CN1388534A

公开(公告)日：2003-01-01

申请号：CN02126275.6

申请日：2002-02-20

Applicant: 株式会社东芝

Inventor： 野口充宏 ,  合田晃 ,  竹内祐司

IPC: G11C16/10 ,  G11C7/00

Abstract: 一种半导体集成电路装置,具有与第一存储单元块电连接的第一数据传送线,与第二存储单元块电连接用的第二数据传送线,对所述第一、第二数据传送线中的任一条实施充电的充电电路,第一数据保持电路,与所述第一数据保持电路电连接的第二、第三数据保持电路,依据保持在所述第三数据保持电路处的数据对第一电压节点实施充电或放电的充电和放电电路,使所述第一电压节点与所述第一、第二数据传送线中的任一条电连接的第一连接电路,第四数据保持电路,以及使所述第四数据保持电路与所述第一电压节点电连接用的第二连接电路。

公开(公告)号：CN1354521A

公开(公告)日：2002-06-19

申请号：CN01133826.1

申请日：2001-09-26

Applicant: 株式会社东芝

Inventor： 松井法晴 ,  森诚一 ,  白田理一郎 ,  竹内祐司 ,  上垣内岳司

IPC: H01L27/10 ,  H01L27/112 ,  H01L29/76 ,  H01L21/82

CPC classification number: H01L27/11526 ,  H01L21/76229 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/11529 ,  H01L27/11531 ,  H01L27/11543 ,  H01L29/7887

Abstract: 选择门区的半导体装置设有:半导体层;形成于半导体层上的第1绝缘膜;形成于第1绝缘膜上的第1电极层;由贯通第1电极层及第1绝缘膜直达半导体层内形成的元件分离绝缘膜构成的元件分离区,元件分离区分离了元件区,与第1电极层自动匹配地形成元件分离区;形成于第1电极层及元件分离区上的第2绝缘膜,第2绝缘膜具有使第1电极层表面露出的开口部;形成于第2绝缘膜上及第1电极层中被露出的表面上的第2电极层,第2电极层通过开口部与第1电极层电连接。