公开(公告)号：CN106206707A

公开(公告)日：2016-12-07

申请号：CN201510296856.2

申请日：2015-06-03

Applicant: 株式会社东芝

Inventor： 洪洪 ,  矶部康裕 ,  大麻浩平 ,  吉冈启

IPC: H01L29/778 ,  H01L29/205

Abstract: 根据一个实施方式，半导体装置包括：第1半导体层，设置在基板上；第2半导体层，设置在第1半导体层上，包含n型杂质；第3半导体层，设置在第2半导体层上，电阻比第2半导体层大；第4半导体层，设置在第3半导体层上，包含氮化物半导体；以及第5半导体层，设置在第4半导体层上，包含带隙比第4半导体层大的氮化物半导体。

公开(公告)号：CN117747638A

公开(公告)日：2024-03-22

申请号：CN202211663933.X

申请日：2022-12-23

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 一关健太郎 ,  河村圭子 ,  西胁达也 ,  大麻浩平

IPC: H01L29/40 ,  H01L29/423 ,  H01L21/336 ,  H01L29/78

Abstract: 实施方式涉及半导体装置及其制造方法。本实施方式的半导体装置具备半导体部、第一至第三电极和控制电极。第一电极设于半导体部的背面上，第二电极设于半导体部的与背面为相反侧的表面上。第三电极位于第一电极与第二电极之间，在半导体部中从半导体部的表面侧延伸。第三电极隔着半导体部与第三电极之间的绝缘空间与半导体部电绝缘。控制电极具有：第一部分，在半导体部与第三电极之间从半导体部的表面侧延伸；以及第二部分，设于第二电极与第三电极之间，与第一部分相连。控制电极的第一部分隔着第三电极与绝缘空间面对，第二部分在绝缘空间与第二电极之间延伸。

公开(公告)号：CN111584632B

公开(公告)日：2023-11-10

申请号：CN201910716710.7

申请日：2019-08-05

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 加藤浩朗 ,  西胁达也 ,  大麻浩平 ,  西口俊史

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/06

Abstract: 实施方式的半导体装置具备包括第1导电型的第1半导体层的半导体部、设置于半导体部上的第1电极、配置于在半导体部设置的沟槽的内部的控制电极、以及设置于半导体部上并与控制电极电连接的第2电极。控制电极具有：半导体部与第1电极之间的第1部分、半导体部与第2电极之间的第2部分及与第1及第2部分相连的第3部分。半导体部还包括第2导电型的第2半导体层、第1导电型的第3半导体层、及第2导电型的第4半导体层。第2半导体层设置于第1半导体层上，第3半导体层选择性地设置于第2半导体层与第1电极之间。第4半导体层选择性地设置于第2半导体层上，沿着第3部分及第2部分延伸，包含比第2半导体层高浓度的第2导电型杂质。

公开(公告)号：CN109509785B

公开(公告)日：2022-06-28

申请号：CN201810052145.4

申请日：2018-01-19

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 西胁达也 ,  一关健太郎 ,  相田喜久夫 ,  大麻浩平 ,  洪洪 ,  松叶博

IPC: H01L29/40 ,  H01L29/739 ,  H01L29/78

Abstract: 本发明的实施方式提供能够提高具有沟槽场板构造的纵型晶体管的耐压的半导体装置。实施方式的半导体装置具备：具有第1面和第2面的半导体层；第1电极；第2电极；在第1方向上延伸的多个第1沟槽；包围多个第1沟槽的第2沟槽；设置在第1沟槽中的栅极电极及第1场板电极；第1绝缘层，具有设置在第1沟槽中并具有第1膜厚的第1部分、具有比第1膜厚厚的第2膜厚的第2部分、和具有比第2膜厚厚的第3膜厚的第3部分；设置在第2沟槽中的第2场板电极；设置在第2沟槽中的第2绝缘层；设置在半导体层中的第1导电型的第1半导体区域、第2导电型的第2半导体区域、以及第2导电型的第3半导体区域。

公开(公告)号：CN114267737A

公开(公告)日：2022-04-01

申请号：CN202110879401.9

申请日：2021-08-02

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 一关健太郎 ,  可知刚 ,  大麻浩平

IPC: H01L29/78 ,  H01L29/40

Abstract: 半导体装置包括第一半导体区域，设置于第一电极之上，与第一电极电连接，是第一导电型；第二半导体区域，设置于第一半导体区域的一部分之上，是第二导电型；第三半导体区域，设置于第二半导体区域之上，是第一导电型；第一导电部，具有与第二半导体区域的侧面对置的部分；第二导电部，具有与第一半导体区域的侧面对置的部分；第二电极，设置于第二半导体区域及第三半导体区域之上，与第二半导体区域及第三半导体区域电连接；第一导电区域，设置于第二导电部之上，与第二导电部电连接；第一电极区域，与第一导电区域电连接；导电层，与第一导电区域及第一电极区域中的至少任一个以及第二电极电连接。

公开(公告)号：CN114188222A

公开(公告)日：2022-03-15

申请号：CN202110879343.X

申请日：2021-08-02

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 大麻浩平 ,  富田幸太

IPC: H01L21/336 ,  H01L29/78

Abstract: 实施方式的半导体装置的制造方法具有以下工序：在第一导电型的第一半导体层形成沟槽；在所述沟槽内埋入第一绝缘膜；对所述第一绝缘膜进行蚀刻，使所述第一绝缘膜的上表面后退至比所述沟槽的开口靠下方，使所述沟槽的上部的侧壁从所述第一绝缘膜露出；从所述沟槽的所述上部的侧壁向所述第一半导体层注入第二导电型杂质并使其扩散，在所述第一半导体层处的与所述沟槽的所述上部相邻的区域形成第二导电型半导体区域；在形成所述第二导电型半导体区域后，在所述沟槽的所述上部的所述第一绝缘膜上形成栅极电极。

公开(公告)号：CN105990417A

公开(公告)日：2016-10-05

申请号：CN201510093186.4

申请日：2015-03-02

Applicant: 株式会社东芝

Inventor： 大麻浩平 ,  吉冈启 ,  矶部康裕

IPC: H01L29/778

CPC classification number: H01L29/66462 ,  H01L21/30612 ,  H01L21/308 ,  H01L29/0657 ,  H01L29/1033 ,  H01L29/2003 ,  H01L29/404 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/7786

Abstract: 本发明的实施方式提供一种能够使耐压提高的半导体装置。根据实施方式，提供一种半导体装置，其包含第一半导体层、设置在第一半导体层上的第二半导体层、设置在第二半导体层上的源极电极及漏极电极、栅极电极、以及第一场板电极。第二半导体层包含第一半导体部分、及薄于第一半导体部分的第二半导体部分。源极电极及漏极电极与第二半导体层电连接。栅极电极在源极电极与漏极电极之间设置在第二半导体层上。第一场板电极设置在第二半导体层上，且包含导电部。导电部在沿着从第一半导体层向第二半导体层的第一方向观察时，设置在栅极电极与漏极电极之间。导电部的端部的至少一部分位于第二半导体部分上。

公开(公告)号：CN104064598A

公开(公告)日：2014-09-24

申请号：CN201310737010.9

申请日：2013-12-26

Applicant: 株式会社东芝

Inventor： 藏口雅彦 ,  吉冈启 ,  汤元美树 ,  斋藤尚史 ,  大麻浩平 ,  杉山亨

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66462 ,  H01L23/291 ,  H01L29/2003 ,  H01L29/42376 ,  H01L29/518 ,  H01L29/66431 ,  H01L29/7786 ,  H01L29/7787 ,  H01L29/78 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 实施方式的半导体装置，具备：氮化物半导体层；在氮化物半导体层上形成的栅电极；在氮化物半导体层上形成的源电极；在氮化物半导体层上相对于栅电极而与源电极相反的一侧形成的漏电极；在漏电极与栅电极之间的氮化物半导体层上形成的第一氮化硅膜；以及形成在氮化物半导体层与栅电极之间、硅对氮的原子比低于上述第一氮化硅膜的第二氮化硅膜。

公开(公告)号：CN111697065B

公开(公告)日：2024-04-09

申请号：CN201910603679.6

申请日：2019-07-05

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 一关健太郎 ,  西胁达也 ,  相田喜久夫 ,  大麻浩平

IPC: H01L29/417 ,  H01L29/423 ,  H01L29/78

Abstract: 本发明的实施方式提供一种高性能的半导体装置。一实施方式的半导体装置包含半导体层、第1电极、第2电极、第3电极、第4电极、以及第5电极。半导体层具有沿着包含第1轴与第2轴在内的面的第1面。第1电极以及第2电极沿第1轴延伸。第3电极以及第4电极沿第2轴延伸。第5电极位于第1面的上方的第1层中，与第1电极以及第3电极电连接，包含第1部分、第2部分、第3部分以及第4部分。第1部分相交于第1电极以及第2电极。第2部分相交于第1电极以及第2电极，并且在第1端从第1部分独立。第3部分相交于第3电极以及第4电极。第4部分相交于第3电极以及第4电极，并且在第1端从第3部分独立。

公开(公告)号：CN115101597A

公开(公告)日：2022-09-23

申请号：CN202210727614.4

申请日：2018-08-20

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 西胁达也 ,  大麻浩平 ,  松叶博 ,  相田喜久夫 ,  洪洪

IPC: H01L29/78 ,  H01L29/40 ,  H01L21/336

Abstract: 一种抑制了在恢复动作时产生破坏的半导体装置。半导体装置具备：第1导电型的第1半导体区域；第2导电型的基底区域，形成在上述第1半导体区域之上；多个栅极电极，贯通上述基底区域而到达上述第1半导体区域；多个栅极绝缘膜，形成于上述多个栅极电极的每个栅极电极的周围；第1区域，是处于上述多个栅极绝缘膜之间的多个区域中的形成有第1导电型的源极区域的区域；第2区域，在上述多个区域中，位于上述第1区域的末端区域，未形成有上述源极区域；第1宽度的第1接触部，形成于上述第1区域，将上述基底区域与源极电极电连接；以及比上述第1宽度宽的第2宽度的第2接触部，形成于上述第2区域，将上述基底区域与上述源极电极电连接。