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公开(公告)号：CN1269137C
公开(公告)日：2006-08-09
申请号：CN02124600.9
申请日：2002-06-28
Applicant: 株式会社东芝
CPC classification number: G11C16/04 , G11C5/143 , G11C7/1006 , G11C7/1051 , G11C7/1063 , G11C7/1072 , G11C7/1078 , G11C7/20 , G11C7/22 , G11C16/20
Abstract: 本发明的目的是提供一种半导体存储器件，其特征在于包括：多个存储器芯片；包含有所述多个存储器芯片的封装，以及分别设置在所述多个存储器芯片上的忙控制电路，其中，所述控制电路进行控制使得在电源接通后电源电压的值到达规定值时成为忙状态，在上述多个存储器芯片的初始化动作结束之前的期间内维持忙状态，在上述多个存储器芯片的初始化动作全部结束之后忙状态被解除。根据本发明的半导体存储器件，能够避免在一个封装内安装了多个存储器芯片的情况下出现忙信号在总线上发生冲突而导致误动作。
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公开(公告)号：CN1224102C
公开(公告)日：2005-10-19
申请号：CN02144069.7
申请日：2002-09-29
Applicant: 株式会社东芝
IPC: H01L25/065 , H01L23/00
CPC classification number: H01L25/0657 , H01L23/544 , H01L2223/5444 , H01L2224/16145 , H01L2225/06517 , H01L2225/06541 , H01L2225/06572 , H01L2225/06596
Abstract: 一种层叠了多层半导体集成电路芯片的层叠型半导体装置，各半导体集成电路芯片包括：保持被电气性写入的自己的识别信息的保持电路；在层叠了多层半导体集成电路芯片的状态下，在保持电路上设定自己的识别信息的识别信息设定电路；用于在保持电路上设定自己的识别信息才至少一个设定端子；其中，各半导体集成电路芯片对应的设定端子之间都共同连接。
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公开(公告)号：CN1426068A
公开(公告)日：2003-06-25
申请号：CN02124600.9
申请日：2002-06-28
Applicant: 株式会社东芝
CPC classification number: G11C16/04 , G11C5/143 , G11C7/1006 , G11C7/1051 , G11C7/1063 , G11C7/1072 , G11C7/1078 , G11C7/20 , G11C7/22 , G11C16/20
Abstract: 一种半导体存储器件，其特征在于：具备多个存储器芯片MC1、MC2；与这些存储器芯片对应地设置，分别输出在电源投入后电源电压的值到达规定值时就变成为忙状态，在上述多个存储器芯片的初始化动作结束之前的期间内维持忙状态，在上述多个存储器芯片的初始化动作全部结束之后，就解除忙状态的I/O端子13。
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公开(公告)号：CN102063930B
公开(公告)日：2014-07-23
申请号：CN201010543237.6
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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公开(公告)号：CN1805051B
公开(公告)日：2013-01-09
申请号：CN200510126866.8
申请日：2002-06-28
Applicant: 株式会社东芝
CPC classification number: G11C16/04 , G11C5/143 , G11C7/1006 , G11C7/1051 , G11C7/1063 , G11C7/1072 , G11C7/1078 , G11C7/20 , G11C7/22 , G11C16/20
Abstract: 本发明的目的是提供一种半导体存储器件，其特征在于包括输出设置在封装内的存储器芯片的忙状态的忙状态输出专用焊盘，在上述存储器芯片处于忙状态的情况下上述焊盘被设定为第1电压，在上述存储器芯片处于就绪状态的情况下上述焊盘被设定为第2电压，将上述焊盘设定为第2电压的装置被设置在上述存储器芯片内。根据本发明的半导体存储器件，能够避免在一个封装内安装了多个存储器芯片的情况下出现忙信号在总线上发生冲突而导致误动作。
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Patent Agency Ranking
公开(公告)号：CN102136294A
公开(公告)日：2011-07-27
申请号：CN201010543252.0
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体存储装置，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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公开(公告)号：CN100565707C
公开(公告)日：2009-12-02
申请号：CN200510126865.3
申请日：2001-06-08
Applicant: 株式会社东芝
IPC: G11C16/06 , H01L27/115 , H01L29/78
Abstract: 半导体存储装置具备：把存储器单元排列成矩阵的存储器单元阵列；在选择上述存储器单元阵列的字线的同时，向字线传送电压的行译码器电路。上述行译码器电路具备：第1导电类型的多个第1晶体管，其电流通路的一端被分别直接连接在各条字线上；第2导电类型的第2晶体管，和第1导电类型极性相反，在向选择出的字线传送电压的动作时，向被连接在选择出的字线上的上述第1晶体管的栅极传送电压。向上述选择出的字线的电压传送只用第1导电类型的第1晶体管进行。
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公开(公告)号：CN1316614C
公开(公告)日：2007-05-16
申请号：CN03154829.6
申请日：2003-08-20
Applicant: 株式会社东芝
Abstract: 将位线以最小宽度、最小间隔配置在芯片内，给位线间加上最大第1电位差。当给位线间加上第1电位差时，最小间隔是不发生因绝缘破坏而引起布线短路的值。该值也可以是设计规则或光刻工艺所确定的最小加工尺寸。在屏蔽电源线与位线之间施加大于第1电位差的第2电位差，但是在位线以最小间隔排列的区域，屏蔽电源线在布线宽度方向不与位线邻接。
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公开(公告)号：CN1805050A
公开(公告)日：2006-07-19
申请号：CN200510126865.3
申请日：2001-06-08
Applicant: 株式会社东芝
IPC: G11C16/06 , H01L27/115 , H01L29/78
Abstract: 半导体存储装置具备：把存储器单元排列成矩阵的存储器单元阵列；在选择上述存储器单元阵列的字线的同时，向字线传送电压的行译码器电路。上述行译码器电路具备：第1导电类型的多个第1晶体管，其电流通路的一端被分别直接连接在各条字线上；第2导电类型的第2晶体管，和第1导电类型极性相反，在向选择出的字线传送电压的动作时，向被连接在选择出的字线上的上述第1晶体管的栅极传送电压。向上述选择出的字线的电压传送只用第1导电类型的第1晶体管进行。
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公开(公告)号：CN1485910A
公开(公告)日：2004-03-31
申请号：CN03154829.6
申请日：2003-08-20
Applicant: 株式会社东芝
Abstract: 将位线以最小宽度、最小间隔配置在芯片内，给位线间加上最大第1电位差。当给位线间加上第1电位差时，最小间隔是不发生因绝缘破坏而引起布线短路的值。该值也可以是设计规则或光刻工艺所确定的最小加工尺寸。在屏蔽电源线与位线之间施加大于第1电位差的第2电位差，但是在位线以最小间隔排列的区域，屏蔽电源线在布线宽度方向不与位线邻接。
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