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公开(公告)号：CN113871482B
公开(公告)日：2024-04-12
申请号：CN202111147936.3
申请日：2021-09-29
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种用于提高抗单粒子烧毁效应的LDMOS器件，属于功率半导体器件领域，包括，衬底，衬底上形成有第一碳化硅埋层，其中，第一碳化硅埋层为N型碳化硅埋层；有缘顶层，有缘顶层形成在第一碳化硅埋层上，其中，有缘顶层包括源区、阱区、漏极缓冲区、漏区以及漂移区；器件顶层，器件顶层形成在有缘顶层表面，其中，器件顶层包括源极、漏极、栅氧化层、栅极、场氧化层、场板；本发明有效的减少漏极电子的收集，降低漏极缓冲电流，防止器件发生单粒子烧毁效应；同时P型碳化硅埋层的加入会调节顶层硅的表面电场，降低漂移区的电场峰值，使漂移区产生的电子空穴对相对减少，漏极和源极的收集量减少，降低了器件发生单粒子烧毁的几率。
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公开(公告)号：CN114744021A
公开(公告)日：2022-07-12
申请号：CN202210358599.0
申请日：2022-04-06
Applicant: 杭州电子科技大学
IPC: H01L29/06 , H01L21/336 , H01L29/78
Abstract: 本发明提供了一种碳化硅槽栅功率MOSFET器件及制备方法。本发明使用n型柱包裹侧壁p型柱构成一种侧壁超结电场调制区来改善SiC功率槽栅MOSFET电学性能。本发明侧壁超结电场调制区使得沟槽底部周围电场均匀，从而起到了进一步缓解沟槽底部拐角处高场强，保护了栅氧化层。通过改变n型柱与栅极之间的距离，选取一组最优距离使得击穿电压与比导通电阻之间很好地折中。并且由n型柱包裹层与侧壁p型柱构成的侧壁超结电场调制区具有的p‑n结的面积较SiC全超结槽栅MOSFET结构小，从而导致新结构的栅‑漏电荷Qgd比传统SiC全超结槽栅MOSFET结构的栅‑漏电荷Qgd略小。
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公开(公告)号：CN111883593B
公开(公告)日：2022-04-12
申请号：CN202010797183.X
申请日：2020-08-10
Applicant: 杭州电子科技大学
Abstract: 本发明公开一种抗单粒子辐射加固的GaN器件，包括由下到上依次层叠设置的衬底、缓冲层、沟道层、势垒层、钝化层；抗单粒子辐射加固的GaN器件的两端分别设有源极、漏极；源极、漏极贯穿势垒层、钝化层；源极、漏极之间设有沟槽，沟槽贯穿势垒层、钝化层；沟槽内设有栅极，栅极与沟槽内壁之间设有栅介质层；栅极、漏极上部分别连接有栅场板、漏场板；势垒层上还设有埋N阱，埋N阱厚度与势垒层厚度相同，埋N阱与沟槽之间设有间隙；埋N阱顶部连接有肖特基电极，肖特基电极与埋N阱宽度相同且上下对应设置，肖特基电极顶部设有肖特基电极场板。本发明能够防止器件在低漏极偏置电压下发生烧毁，有效提升了GaN器件的单粒子烧毁阈值电压。
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公开(公告)号：CN113871482A
公开(公告)日：2021-12-31
申请号：CN202111147936.3
申请日：2021-09-29
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种用于提高抗单粒子烧毁效应的LDMOS器件，属于功率半导体器件领域，包括，衬底，衬底上形成有第一碳化硅埋层，其中，第一碳化硅埋层为N型碳化硅埋层；有缘顶层，有缘顶层形成在第一碳化硅埋层上，其中，有缘顶层包括源区、阱区、漏极缓冲区、漏区以及漂移区；器件顶层，器件顶层形成在有缘顶层表面，其中，器件顶层包括源极、漏极、栅氧化层、栅极、场氧化层、场板；本发明有效的减少漏极电子的收集，降低漏极缓冲电流，防止器件发生单粒子烧毁效应；同时P型碳化硅埋层的加入会调节顶层硅的表面电场，降低漂移区的电场峰值，使漂移区产生的电子空穴对相对减少，漏极和源极的收集量减少，降低了器件发生单粒子烧毁的几率。
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公开(公告)号：CN111883593A
公开(公告)日：2020-11-03
申请号：CN202010797183.X
申请日：2020-08-10
Applicant: 杭州电子科技大学
Abstract: 本发明公开一种抗单粒子辐射加固的GaN器件，包括由下到上依次层叠设置的衬底、缓冲层、沟道层、势垒层、钝化层；抗单粒子辐射加固的GaN器件的两端分别设有源极、漏极；源极、漏极贯穿势垒层、钝化层；源极、漏极之间设有沟槽，沟槽贯穿势垒层、钝化层；沟槽内设有栅极，栅极与沟槽内壁之间设有栅介质层；栅极、漏极上部分别连接有栅场板、漏场板；势垒层上还设有埋N阱，埋N阱厚度与势垒层厚度相同，埋N阱与沟槽之间设有间隙；埋N阱顶部连接有肖特基电极，肖特基电极与埋N阱宽度相同且上下对应设置，肖特基电极顶部设有肖特基电极场板。本发明能够防止器件在低漏极偏置电压下发生烧毁，有效提升了GaN器件的单粒子烧毁阈值电压。
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Patent Agency Ranking
公开(公告)号：CN110854189A
公开(公告)日：2020-02-28
申请号：CN201911057075.2
申请日：2019-10-30
Applicant: 杭州电子科技大学
Abstract: 本发明涉及一种P型碳化硅欧姆接触结构及制造方法，包括：选取SiC外延衬底；利用磁控溅射工艺在所述衬底表面依次淀积Cu金属层、Ti金属层和Al金属层；快速退火处理以形成所述P型碳化硅欧姆接触的结构的制作。本发明提供的P型碳化硅欧姆接触结构中应用Cu金属材料，可以与烧结铜的功率元件压接封装技术结合，欧姆接触和封装均应用Cu金属，热膨胀系数一致，更具有应用性，从而有利于提高器件可靠性；并且可以节省工艺成本。
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公开(公告)号：CN110729352A
公开(公告)日：2020-01-24
申请号：CN201910954341.5
申请日：2019-10-09
Applicant: 杭州电子科技大学
IPC: H01L29/47 , H01L21/329 , H01L29/872
Abstract: 本发明公开了一种碳化硅肖特基二极管的势垒调节方法，在Ti/4H-SiC的肖特基二极管中插入一层Al2O3薄膜，从而改善界面不均匀性以及调节势垒高度。本发明通过在溅射金属Ti之前，原子层沉积生长一层不同厚度的Al2O3薄膜层，通过后续Al2O3与碳化硅发生反应形成偶极子层，引起界面两侧的电势差，从而降低肖特基势垒高度，减小器件功耗，Al2O3薄膜也与碳化硅会产生正势垒，从而也可以减小肖特基二极管的反向泄露电流；通过调整不同的Al2O3薄膜层厚度，产生不同的势垒高度，从而实现势垒高度的可调性。
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公开(公告)号：CN110610995A
公开(公告)日：2019-12-24
申请号：CN201910807978.1
申请日：2019-08-29
Applicant: 杭州电子科技大学
IPC: H01L29/78 , H01L29/423
Abstract: 本发明提出了一种栅极功率MOSFET抗单粒子烧毁器件半元胞结构，该结构通过在半导体功率器件的漏(阴)电极区域内制作一个带有N型局域掺杂区的N型缓冲层，可以显著降低半导体功率器件漂移区和衬底高低结处的电场峰值和碰撞电离程度。减少因碰撞电离所导致的雪崩倍增而产生的载流子数量，可大幅度降低作用于寄生双极晶体管的瞬态电流，使寄生双极晶体管难以导通，从而能够在不牺牲基本电学特性前提下提高器件的抗单粒子烧毁能力。
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公开(公告)号：CN114613843B
公开(公告)日：2023-06-27
申请号：CN202210247580.9
申请日：2022-03-14
Applicant: 杭州电子科技大学
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明公开了一种抗总剂量辐射效应的SOI LDMOS器件加固结构。本发明通过外延方法在埋氧层2的界面生长一层薄的N‑扩展层，该N‑扩展层可吸取因辐照在埋氧层引入固定正电荷镜像产生的电子；通过离子注入方法在浅槽隔离氧化层的下表面的拐角附近形成一个P保护区，该P保护区能够降低浅槽隔离拐角附近体硅内部电场峰值，从而提高器件的横向击穿电压；通过高能离子注入方法在漂移区形成一个P‑柱区15，该P‑柱区能够起到电导调制作用，在同一耐压条件下可以提高漂移区浓度对击穿电压的变化窗口。本发明在相同耐压条件下不但降低了比导通电阻，还可以大幅度提高器件的抗总剂量性能，从而保证SOI LDMOS器件在空间辐射环境中长时间稳定工作。
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公开(公告)号：CN112951915B
公开(公告)日：2022-06-03
申请号：CN202110108176.9
申请日：2021-01-27
IPC: H01L29/78 , H01L29/417 , H01L29/08 , H01L21/336
Abstract: 本发明公开一种功率器件抗单粒子烧毁加固结构极及其制备方法，在半导体功率器件的漏电极区域设置一个N型多缓冲层区结构；在源电极与颈区电极处形成一沟槽并形成金属电极；所述颈区的下方设有集成晶体管；在P型体区与漂移区之间设置N型场截止层。采用本发明的技术方案，可以大大降低半导体功率器件漂移区和衬底同质结处的电场峰值和碰撞电离、减少因碰撞电离导致雪崩倍增而产生的载流子的数量；同时使器件内的电流密度大幅降低，从而降低因电流热效应而产生的热量，使器件的SEB安全工作电压得到了显著提高。
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