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公开(公告)号：CN108122580B
公开(公告)日：2020-11-20
申请号：CN201711213794.X
申请日：2017-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C15/04
Abstract: 本发明的实施例公开了一种单元结构及其工作方法。该单元结构包括：第一单元，包括第一组晶体管和第一数据锁存器；第二单元，包括第二组晶体管和第二数据锁存器；读端口单元，包括多个p型晶体管；搜索线和互补搜索线，搜索线和互补搜索线用作单元结构的输入端；以及主线，主线用作单元结构的输出端，第一单元连接至第二单元，第一单元和第二单元两者连接至读端口单元。根据一些实施例，第一数据锁存器包括第一p型晶体管和第二p型晶体管、第一n型晶体管和第二n型晶体管。
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公开(公告)号：CN111128256A
公开(公告)日：2020-05-08
申请号：CN201911051431.X
申请日：2019-10-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 存储器单元包括写入端口和读取端口。写入端口包括形成存储器单元的两个交叉耦合的反相器。交叉耦合的反相器连接在第一电源信号线和第二电源信号线之间。写入端口还包括互连层中的第一局部互连线，该第一局部互连线连接至第二电源信号线。读取端口包括连接至写入端口中的存储器单元和第二电源信号线的晶体管，以及连接至第二电源信号线的互连层中的第二局部互连线。读取端口中的第二局部互连线与写入端口中的第一局部互连线分隔开。本发明的实施例还涉及存储器器件以及计算设备。
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公开(公告)号：CN110660443A
公开(公告)日：2020-01-07
申请号：CN201910573698.9
申请日：2019-06-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C16/34
Abstract: 公开了读辅助电路，读辅助电路包括分压器电路和多个写入线驱动器电路。分压器电路配置为将电源电压分压并且在所述分压器电路的输出处的源极写入线电压提供给多个写入线驱动器电路。每个写入线驱动器电路配置为接收源极写入线电压，并根据控制每个写入线驱动器电路的相应的独立使能信号选择性地将源极写入线电压应用于相应的写入线。本发明实施例还涉及一种存储器系统以及一种在读取操作期间将读辅助提供给多个存储器单元的方法。
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公开(公告)号：CN109427387A
公开(公告)日：2019-03-05
申请号：CN201810995756.2
申请日：2018-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/414
Abstract: 本发明的实施例提供了存储阵列。存储阵列包括沿着第一方向排列的单元列和在单元列上方沿着第一方向延伸的位线。该单元列包括一组存储单元和一组带单元。位线包括第一导体和第二导体。第一导体沿着第一方向延伸并且位于第一导电层中。第二导体沿着第一方向延伸并且位于不同于第一导电层的第二导电层中。
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公开(公告)号：CN107204202A
公开(公告)日：2017-09-26
申请号：CN201710160253.9
申请日：2017-03-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/418 , G11C11/419
CPC classification number: H01L27/1104 , G11C11/412 , G11C11/418 , G11C11/419 , H01L21/823475 , H01L23/528 , H01L27/0207
Abstract: 本揭示提供被布置成行和列的静态随机存取存储器SRAM单元的阵列。第一通信路径被放置在与所述阵列的边缘相距第一距离处且可经操作以控制对所述阵列的第一行的SRAM单元的存取以供写入操作。第二通信路径被放置在与所述阵列的所述边缘相距第二距离处且可经操作以控制对所述阵列的第二行的SRAM单元的存取以供写入操作。所述第二距离不同于所述第一距离。第一导电结构被放置在与所述阵列的所述边缘相距第三距离处且可经操作以控制对所述第一行的所述SRAM单元的存取以供读取操作。第二导电结构被放置在与所述阵列的所述边缘相距所述第三距离处且可经操作以控制对所述第二行的所述SRAM单元的存取以供读取操作。
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Patent Agency Ranking
公开(公告)号：CN107017018A
公开(公告)日：2017-08-04
申请号：CN201610906002.6
申请日：2016-10-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/412 , G11C11/417
CPC classification number: G11C11/412 , G11C8/14 , G11C11/418 , G11C11/419 , H01L27/1104 , G11C11/417
Abstract: 在一些实施例中，本发明涉及静态随机存取存储器(SRAM)器件。SRAM器件包括多个SRAM单元，被布置为多行和多列，其中，相应的SRAM单元包括相应的互补数据存储节点对以存储相应数据状态。第一对存取晶体管连接至SRAM单元的互补数据存储节点对，并且被配置为选择性地将互补数据存储节点对连接至相应的第一对互补位线。第二对存取晶体管连接至该SRAM单元的该互补数据存储节点对，并且被配置为选择性地将互补数据存储节点对连接至相应的第二对互补位线。
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公开(公告)号：CN110729299B
公开(公告)日：2022-04-19
申请号：CN201910639473.9
申请日：2019-07-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11563 , H01L27/11568
Abstract: 存储器单元包括第一和第二上拉晶体管、第一和第二传输门晶体管和金属接触件。第一上拉晶体管具有在第一方向上延伸的第一有源区域。第一传输门晶体管具有在第一方向上延伸的第二有源区域，并且第二有源区域在第二方向上与第一有源区域分隔开。第二有源区域与第一有源区域相邻。第二传输门晶体管耦合至第二上拉晶体管。金属接触件在第二方向上延伸，并且从第一有源区域延伸至第二有源区域。金属接触件耦合第一上拉晶体管和第一传输门晶体管的漏极。第一和第二传输门晶体管以及第一和第二上拉晶体管是四晶体管存储器单元的部分。本发明的实施例还涉及形成存储器电路的方法。
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公开(公告)号：CN111128256B
公开(公告)日：2022-03-29
申请号：CN201911051431.X
申请日：2019-10-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 存储器单元包括写入端口和读取端口。写入端口包括形成存储器单元的两个交叉耦合的反相器。交叉耦合的反相器连接在第一电源信号线和第二电源信号线之间。写入端口还包括互连层中的第一局部互连线，该第一局部互连线连接至第二电源信号线。读取端口包括连接至写入端口中的存储器单元和第二电源信号线的晶体管，以及连接至第二电源信号线的互连层中的第二局部互连线。读取端口中的第二局部互连线与写入端口中的第一局部互连线分隔开。本发明的实施例还涉及存储器器件以及计算设备。
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公开(公告)号：CN111105830A
公开(公告)日：2020-05-05
申请号：CN201911036504.8
申请日：2019-10-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本揭露提供一种存储器装置。存储器装置包括移位寄存器，其具有布置在多个行和多个列的矩阵中的多个移位寄存器。多个行中的每一个包括第一多个移位寄存器，且多个列中的每一个包括第二多个移位寄存器。多个行中的每一个与读取字线和写入字线相关联。多个行中的每一个与数据输入线和数据输出线相关联。多个移位阵列中的每一个包括静态随机存取存储器。
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公开(公告)号：CN110729299A
公开(公告)日：2020-01-24
申请号：CN201910639473.9
申请日：2019-07-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11563 , H01L27/11568
Abstract: 存储器单元包括第一和第二上拉晶体管、第一和第二传输门晶体管和金属接触件。第一上拉晶体管具有在第一方向上延伸的第一有源区域。第一传输门晶体管具有在第一方向上延伸的第二有源区域，并且第二有源区域在第二方向上与第一有源区域分隔开。第二有源区域与第一有源区域相邻。第二传输门晶体管耦合至第二上拉晶体管。金属接触件在第二方向上延伸，并且从第一有源区域延伸至第二有源区域。金属接触件耦合第一上拉晶体管和第一传输门晶体管的漏极。第一和第二传输门晶体管以及第一和第二上拉晶体管是四晶体管存储器单元的部分。本发明的实施例还涉及形成存储器电路的方法。
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