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公开(公告)号：CN103441120A
公开(公告)日：2013-12-11
申请号：CN201310369375.0
申请日：2013-08-22
Applicant: 华东光电集成器件研究所
IPC: H01L25/04
Abstract: 本发明一种叠装的集成电路，下外壳（1）基板（E）上设有一组穿过下外壳向外延伸的下引线柱（5），下引线柱（5）在基板（E）上面的连接部分（3）上套接可插装的连接套（12）；上外壳（6）的基板（E）上设有一组向内延伸的上引线柱（7），引线柱（7）插装入连接套（12）内，上外壳（6）与下外壳（1）紧密封接配合形成叠装的集成电路。本发明的优点在于：可将常规混合集成电路组装密度在现有基础上提高100%；进行叠装的电路可各自独立组装、测试，且装联方式简洁，可方便进行装联-分离-再装联操作，便于对部分电路和整体电路进行测试分析。同时，本发明直接采用现行成熟可靠的混合集成工艺，即可实现高密度叠层组装。此外，本发明采用的叠装方法还可实现高可靠气密性封装。
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公开(公告)号：CN119542249A
公开(公告)日：2025-02-28
申请号：CN202411488435.5
申请日：2024-10-24
Applicant: 华东光电集成器件研究所
Abstract: 一种厚膜混合集成电路连片的分片装置，其特征在于：它包括底座（1），在底座（1）上设有一对固定块（2），在两块固定块（2）对应侧的侧壁上设有与电路连片（6）对应的卡槽（3），设置至少一个掰片块（4），在掰片块（4）一侧设有与卡槽（3）对应分布的插槽（5）。本发明结构简单、操作方便，装置通用性好，制备成本低廉，掰片时工装与电路连片接触面大，掰片时电路连片受力均衡，不会造成大尺寸单元内部非划线部位断裂。
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公开(公告)号：CN114091974A
公开(公告)日：2022-02-25
申请号：CN202111479832.2
申请日：2021-12-07
Applicant: 华东光电集成器件研究所
Abstract: 本发明公开了一种基于MES系统的集成电路生产线工时核算方法，包括根据产品加工定额工时标准形成当前加工步骤下员工的定额工时计算方法；根据员工单批次工艺加工的定额工时、加工流水类别与流水数量形成审核计算方法；获取MES工艺加工历史数据，并按照工时计算流程、工时审核流程实时统计员工加工的定额工时；按照月份统计形成员工每月加工的总工时与审核结果。本发明的员工工时核算方法及系统，根据生产加工产品型号、工艺加工步骤、流水作业种类、流水作业数量、加工设备型号等，核算出员工单批次加工的定额工时与审核结果，解决了因流水作业类别、流水作业数量的不同造成的工艺加工定额工时难以运算与审核的问题，为后续产能及成本核算提供了准确的依据。
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公开(公告)号：CN103441120B
公开(公告)日：2016-01-27
申请号：CN201310369375.0
申请日：2013-08-22
Applicant: 华东光电集成器件研究所
IPC: H01L25/04
Abstract: 本发明一种叠装的集成电路，下外壳（1）基板（E）上设有一组穿过下外壳向外延伸的下引线柱（5），下引线柱（5）在基板（E）上面的连接部分（3）上套接可插装的连接套（12）；上外壳（6）的基板（E）上设有一组向内延伸的上引线柱（7），引线柱（7）插装入连接套（12）内，上外壳（6）与下外壳（1）紧密封接配合形成叠装的集成电路。本发明的优点在于：可将常规混合集成电路组装密度在现有基础上提高100%；进行叠装的电路可各自独立组装、测试，且装联方式简洁，可方便进行装联-分离-再装联操作，便于对部分电路和整体电路进行测试分析。同时，本发明直接采用现行成熟可靠的混合集成工艺，即可实现高密度叠层组装。此外，本发明采用的叠装方法还可实现高可靠气密性封装。
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公开(公告)号：CN104174988A
公开(公告)日：2014-12-03
申请号：CN201410417286.3
申请日：2014-08-23
Applicant: 华东光电集成器件研究所
IPC: B23K20/26 , H01L21/603
CPC classification number: B23K20/26 , H01L24/75 , H01L2224/753
Abstract: 本发明公开一种多芯片共晶焊压力分配装置，包括压力板(1)，压力板(1)上设有与石墨夹具(13)的定位柱(14)相配合的定位孔(2)，所述压力板(1)的板面还设有贯通板体的螺孔阵列(3)，螺孔阵列(3)内设有与其螺纹配合的螺栓(4)，螺栓底部设有用于压芯片的压头(5)；螺栓底部设有插接孔(6)，压头顶部设有与插接孔(6)相配合的插头(7)，压头与螺栓相插接；压头采用柔性材料，压头的底部为锥形、台柱形或异形；通过调节螺栓的高度能够适应不同厚度芯片的要求，根据芯片的位置与面积大小更换与其面积相适应的压头，实现压力的合理分配，采用柔性压头还能避免损伤芯片；并且能够根据芯片的多少、位置，变换螺栓与压头的个数与位置，实现不同电路焊接压力，可重复使用，避免浪费。
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Patent Agency Ranking
公开(公告)号：CN102514829B
公开(公告)日：2014-01-08
申请号：CN201110395786.8
申请日：2011-12-04
Applicant: 华东光电集成器件研究所
Abstract: 本发明涉及一种衬底组装方法及衬底组装产品及衬底组装产品，本方法是在外壳侧壁的一对内侧面沿底边加工卡槽，将长度大于外壳内侧面间距且长度小于两侧卡槽间距的衬底倾斜放入外壳底座内，衬底的一端先抵入外壳底座的一侧卡槽内，再将衬底的另一端放入外壳底座的另一侧卡槽，以确保衬底2两端均嵌入卡槽内，解决在高过载冲击（如10000g以上）作用下很容易产生衬底脱落问题，实现衬底与各类底座的紧密、均匀、稳固夹持，还提供了一种衬底组装产品，本产品外壳侧壁的一对内侧面沿其底边分别设有卡槽，所述的衬底的长度大于侧壁内侧面间距且长度小于两侧卡槽间距，所述的衬底设置在卡槽内并通过粘接材料与型腔的底座固定连接，衬底设置在两个卡槽间，使衬底与底座紧密、均匀、稳固连接，能够经受高过载冲击（如10000g以上）作用。
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公开(公告)号：CN103433261A
公开(公告)日：2013-12-11
申请号：CN201310368695.4
申请日：2013-08-22
Applicant: 华东光电集成器件研究所
IPC: B08B13/00
Abstract: 本发明涉及一种元器件等离子清洗辅助装置，边框（2）底部连接丝网（3）作为托盘的盘底，边框（2）中部设置一道隔板（4）将托盘分割成两个区域一个区域内的丝网（3）上涂覆704或705硅胶（3a）。使用时先将双面清洗的元件（4）放在左边区域的丝网（3）上；然后将单面清洗元件（5）放入右边区域的硅胶（3a）上，最后将清洗装置放入等离子清洗机中清洗。本发明的有益效果是：由于丝网漏孔的作用，等离子体可以从各方面轰击元件，大幅提高清洗效率；丝网能疏通分散气流，防止元件被气流吹动、堆积、互相蹭伤。硅胶吸附元器件防止被气流吹动，避免堆积和相互蹭伤；相对于蓝膜或UV膜固定元件，不需要专门的拨膜机和紫外光机，节约清洗成本。
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公开(公告)号：CN102916012A
公开(公告)日：2013-02-06
申请号：CN201210377136.5
申请日：2012-10-08
Applicant: 华东光电集成器件研究所
IPC: H01L27/06 , H01L23/538
Abstract: 本发明涉及一种多层衬底组装的集成电路，包括：底层衬底（b）上面设置至少一个上层衬底（2），一组引线柱（1a）分别穿过所有的上层衬底上相应的套装孔并用导电胶或绝缘胶将引线柱连接固定，每两层相邻的衬底之间的每个引线柱（1a）上分别套装一个隔离柱（3），这样可以组装多层衬底。本发明的有益效果是：通过采用创新设计的多层衬底组装技术，可以将常规混合集成电路衬底组装密度提高最少2倍以上，具有衬底组装工艺加工简洁易行、衬底组装密度高、适用广泛的显著效果。相比先进的MCM技术，该发明具有加工成本低的优点。
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公开(公告)号：CN119252745A
公开(公告)日：2025-01-03
申请号：CN202411310907.8
申请日：2024-09-20
Applicant: 华东光电集成器件研究所
Abstract: 本发明涉及一种消除真空回流焊芯片翻转的方法，属于厚膜混合电路组封装焊接技术领域。本发明主要通过调整抽真空阀的抽真空速率，并在回流阶段按照阶梯式抽真空，即采用小抽阀抽真空3～10s、加热3～5s并重复进行2～4次的工艺步骤，在降低抽真空速率的同时，通过阶梯式降低连续抽真空的时间减小芯片上下的幅度，消除“芯片翻转”。整体上来说操作简便，具有可靠性高、成品率高及成本低的特点，通过上述方法与步骤所共晶焊接的芯片组件，其焊接成品率100%、焊接空洞率达到5%以内，芯片翻转率从10%左右降低到0.01%以下。
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公开(公告)号：CN117747445A
公开(公告)日：2024-03-22
申请号：CN202311569383.X
申请日：2023-11-23
Applicant: 华东光电集成器件研究所
IPC: H01L21/50 , H01L21/60 , H01L23/38 , H01L23/373 , H01L23/64 , H01L23/00 , H01L23/498 , H01L23/02
Abstract: 本发明提供一种高温功率模块的组装方法及其结构，它包括在壳体内依次设有散热板、氮化铝多层布线基板、半导体制冷PN结堆、成膜基板，在基板上设有元器件和功率芯片、功率电阻，在半导体制冷PN结堆外侧的壳体上设有一组引脚，元器件和功率芯片以及半导体制冷PN结堆、氮化铝多层布线基板与引脚形成电学互连。本发明通过引入半导体制冷PN结堆主动制冷散热以及其他热控措施，可显著增加功率基板、功率芯片和功率电阻的散热能力和降温效果，在整体提升组封装结构热容量和散热性能的同时，也提升了模块的集成度、保证了模块气密性封装和功率衬底组装的可靠性。
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