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公开(公告)号：CN117577536B
公开(公告)日：2024-04-30
申请号：CN202410063645.3
申请日：2024-01-17
Applicant: 北京智芯微电子科技有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06
Abstract: 本公开涉及半导体集成电路制造技术领域，具体涉及一种半导体结构的制造方法、芯片和电子设备，包括：在衬底中形成深阱区域；形成浅隔离槽，用于在所述深阱区域中隔离出有源区；在所述有源区中执行离子注入，形成第一掺杂区、第二掺杂区、第三掺杂区，所述第一掺杂区位于所述第二掺杂区下方并且具有比所述第二掺杂区更大的宽度；在所述有源区中定义欧姆接触区域和肖特基区域；通过合金层与欧姆接触区域和肖特基区域形成接触孔区域。本发明针对寄生结构肖特基无法调节和耐压性不强的问题，通过第一掺杂区给予寄生肖特基器件一定的调节能力，可有效降低肖特基二极管正向的开启电压，增大正向电流导通能力，提高肖特基二极管耐压能力。
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公开(公告)号：CN117542880B
公开(公告)日：2024-04-12
申请号：CN202410029501.6
申请日：2024-01-09
Applicant: 北京智芯微电子科技有限公司
IPC: H01L29/40 , H01L29/78 , H01L21/336
Abstract: 本发明提供一种横向双扩散场效应晶体管、制作方法、芯片及电路，涉及半导体技术领域。晶体管包括：衬底、阱区、体区、漂移区、源极、漏极、栅极和场板，场板形成于漂移区内，场板形成区域为通过刻蚀工艺形成的碗状凹槽，场板包括内壁氧化层和氧化填充层，内壁氧化层形成于碗状凹槽贴近漂移区的槽壁和槽底，内壁氧化层为平滑的层状结构，在碗状凹槽内形成碗状填充区域，氧化填充层填充于碗状填充区域内，内壁氧化层的致密性大于氧化填充层的致密性。通过本发明提供的晶体管，能够减少场板的尖角结构，不易产生电场集中，提高击穿电压，改善可靠性，减小器件面积。
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公开(公告)号：CN117577536A
公开(公告)日：2024-02-20
申请号：CN202410063645.3
申请日：2024-01-17
Applicant: 北京智芯微电子科技有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06
Abstract: 本公开涉及半导体集成电路制造技术领域，具体涉及一种半导体结构的制造方法、芯片和电子设备，包括：在衬底中形成深阱区域；形成浅隔离槽，用于在所述深阱区域中隔离出有源区；在所述有源区中执行离子注入，形成第一掺杂区、第二掺杂区、第三掺杂区，所述第一掺杂区位于所述第二掺杂区下方并且具有比所述第二掺杂区更大的宽度；在所述有源区中定义欧姆接触区域和肖特基区域；通过合金层与欧姆接触区域和肖特基区域形成接触孔区域。本发明针对寄生结构肖特基无法调节和耐压性不强的问题，通过第一掺杂区给予寄生肖特基器件一定的调节能力，可有效降低肖特基二极管正向的开启电压，增大正向电流导通能力，提高肖特基二极管耐压能力。
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公开(公告)号：CN117542880A
公开(公告)日：2024-02-09
申请号：CN202410029501.6
申请日：2024-01-09
Applicant: 北京智芯微电子科技有限公司
IPC: H01L29/40 , H01L29/78 , H01L21/336
Abstract: 本发明提供一种横向双扩散场效应晶体管、制作方法、芯片及电路，涉及半导体技术领域。晶体管包括：衬底、阱区、体区、漂移区、源极、漏极、栅极和场板，场板形成于漂移区内，场板形成区域为通过刻蚀工艺形成的碗状凹槽，场板包括内壁氧化层和氧化填充层，内壁氧化层形成于碗状凹槽贴近漂移区的槽壁和槽底，内壁氧化层为平滑的层状结构，在碗状凹槽内形成碗状填充区域，氧化填充层填充于碗状填充区域内，内壁氧化层的致密性大于氧化填充层的致密性。通过本发明提供的晶体管，能够减少场板的尖角结构，不易产生电场集中，提高击穿电压，改善可靠性，减小器件面积。
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公开(公告)号：CN119521738A
公开(公告)日：2025-02-25
申请号：CN202411532104.7
申请日：2024-10-30
Applicant: 北京智芯微电子科技有限公司
Abstract: 本发明涉及半导体领域，提供一种延伸漏极MOS器件及制造方法、芯片。所述延伸漏极MOS器件包括：衬底、P型阱区、N型深阱区、浅槽隔离区、源区、漏区及栅极，浅槽隔离区包括第一浅槽隔离区、第二浅槽隔离区以及第三浅槽隔离区，第一浅槽隔离区位于栅极与漏区之间，第二浅槽隔离区位于漏区与衬底接口之间，第三浅槽隔离区位于源区与衬底接口之间；N型深阱区位于第一浅槽隔离区及漏区的下方，N型深阱区内设有第二P型阱区，第二P型阱区与第一浅槽隔离区纵向相接。本发明将内部有P型阱区的N型深阱区作为漂移区结构，提升了器件的击穿电压和安全工作区，该器件的制造方法与CMOS工艺完全兼容，降低了制造成本。
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Patent Agency Ranking
公开(公告)号：CN117852462B
公开(公告)日：2025-02-18
申请号：CN202311550020.1
申请日：2023-11-20
Applicant: 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司
IPC: G06F30/367 , G06F119/02 , G06F119/04 , G06F111/08 , G06F111/10 , G06F119/14 , G06F119/08
Abstract: 本申请公开可靠性仿真方法、可靠性仿真装置、仿真设备及非易失性计算机可读存储介质。方法包括获取电磁干扰信号的周期性干扰信号；对获取的电磁干扰信号周期性干扰信号进行高斯混合模拟，以获取高斯混合干扰信号时域函数；根据高斯混合干扰信号时域函数和预设加速因子模型，将周期性干扰信号转换为矩形脉冲信号，预设加速因子模型为正常工况下的预期失效时间和具有预设加速应力条件下的真实失效时间的比值，预设加速因子模型满足退化一致性条件；及将矩形脉冲信号作为输入边界条件，输入到预设的仿真软件仿真预设次数，以输出待仿真晶体管的退化率，退化率配置为表征待仿真晶体管的可靠性。如此，仿真结果可准确地反映待仿真晶体管的可靠性。
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公开(公告)号：CN118610267A
公开(公告)日：2024-09-06
申请号：CN202411082428.5
申请日：2024-08-08
Applicant: 北京智芯微电子科技有限公司
IPC: H01L29/78 , H01L29/40 , H01L21/336
Abstract: 本发明提供一种横向双扩散场效应晶体管、制作方法、芯片及电路，涉及半导体技术领域。晶体管包括：衬底、有源阱区、体区、漂移区、源极、漏极和栅极，场板凹槽形成于漂移区；多晶硅夹心结构形成于场板凹槽内，包括第一多晶硅层和包裹在其外的密封氧化层，密封氧化层包括下氧化层和上氧化层；载流子吸引层，形成于多晶硅夹心结构下方的漂移区内；第二多晶硅层，形成于多晶硅夹心结构表面；第一多晶硅层与下氧化层构成第一场板结构；第二多晶硅层和多晶硅夹心结构构成第二场板结构；第二多晶硅层施加电压后，第一多晶硅层能存储电荷，控制载流子在漂移区的流通路径。本发明能存储大量电荷，提高电荷存储稳定性，改善表面自热效应，提高击穿电压。
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公开(公告)号：CN117313625A
公开(公告)日：2023-12-29
申请号：CN202311605343.6
申请日：2023-11-29
Applicant: 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司 , 北京航空航天大学
IPC: G06F30/367 , G01R31/26 , G01N33/2022 , G06F119/04
Abstract: 本发明提供一种MOS器件寿命预测方法、装置和电子设备，属于半导体器件技术领域。方法包括：基于对正常环境的MOS器件进行加速退化试验的试验结果获取关键电参数退化曲线；基于关键电参数退化曲线确定MOS器件的试验寿命；对正常环境的MOS器件进行可靠性仿真，基于仿真结果获取第一栅氧界面缺陷浓度退化曲线；基于第一栅氧界面缺陷浓度退化曲线与试验寿命，确定目标栅氧界面缺陷浓度；对电磁干扰环境的MOS器件进行可靠性仿真，基于仿真结果获取第二栅氧界面缺陷浓度退化曲线；基于第二栅氧界面缺陷浓度退化曲线与目标栅氧界面缺陷浓度，确定电磁干扰环境下MOS器件的预测寿命。本发明解决电磁干扰下MOS器件寿命难评估的缺陷。
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公开(公告)号：CN115881778A
公开(公告)日：2023-03-31
申请号：CN202310056870.X
申请日：2023-01-19
Applicant: 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明提供一种横向双扩散场效应晶体管、制作方法、芯片及电路，涉及半导体技术领域。晶体管包括：衬底；阱区，形成于衬底；体区和漂移区，形成于阱区；漂移延伸区，形成于漂移区的上表面，漂移延伸区包括第一延伸层和层叠设置于第一延伸层之上的第二延伸层，第一延伸层与第二延伸层具有不同的导电类型，第一延伸层与漂移区具有相同的导电类型；氧化介质层，形成于漂移区的上表面，位于漂移延伸区的两侧；栅极，形成于体区上；源极，形成于体区；漏极，形成于漂移区。通过本发明提供的晶体管，能够改善晶体管的自热效应，避免载流子迁移率下降，降低热载流子效应，提高击穿电压，提高器件性能和可靠性。
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公开(公告)号：CN119521737A
公开(公告)日：2025-02-25
申请号：CN202411532103.2
申请日：2024-10-30
Applicant: 北京智芯微电子科技有限公司
Abstract: 本发明涉及半导体领域，提供一种延伸漏极MOS器件及制造方法、芯片。所述延伸漏极MOS器件包括：衬底、P型阱区、N型深阱区、浅槽隔离区、源区、漏区及栅极，浅槽隔离区包括第一浅槽隔离区、第二浅槽隔离区以及第三浅槽隔离区，第一浅槽隔离区位于栅极与漏区之间，第二浅槽隔离区位于漏区与衬底接口之间，第三浅槽隔离区位于源区与衬底接口之间；N型深阱区包括多个相互分离的子区段，多个子区段中的一个子区段与漏区纵向相接，多个子区段中的其它子区段与第一浅槽隔离区纵向相接。本发明将浅槽隔离区下方的分段的N型深阱区作为漂移区结构，提升了器件的击穿电压和安全工作区，该器件的制造方法与CMOS工艺完全兼容，降低了制造成本。
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